Early Output Hybrid Input Encoded Asynchronous Full Adder and Relative-Timed Ripple Carry Adder
本文提出了一种新的早期输出混合输入编码异步全加器设计，采用双轨和1/4延迟不敏感数据码。建议的全加器级联时，形成一个纹波进位加法器（RCA）需要使用一个小的相对定时假设相对于内部进行，这是独立的RCA大小。所提出的基于混合输入编码全加器的RCA的前向延迟是数据依赖的，而其反向延迟最小，等于仅一个全加器的传播延迟。与现有的最好的基于混合输入编码的全加器的32位RCA相比，所提出的基于早期输出混合输入编码的全加器的32位RCA能够分别减少7.9%和5.6%的前向延迟和面积，同时消耗相同的平均功率;在理论计算的周期时间方面，后者报告了10.9%的减少相比，前者。
2016-08-03 cs.AR
Area/latency optimized early output asynchronous full adders and relative-timed ripple carry adders
本文提出了两种面积/延迟优化的门级异步全加器设计，对应于早期输出逻辑。所提出的全加器采用延迟不敏感的双轨码构造，并遵循四相归零握手。对于使用所提出的早期输出全加器构造的异步纹波进位加法器（RCA），相对定时假设变得必要，并且相对定时RCA的固有优点是：（1）使用有效输入进行计算，即，前向等待时间是依赖于数据的，以及（2）利用间隔器输入的计算涉及仅一个全加器延迟的最小恒定反向等待时间，从而导致最佳循环时间。对于不同的32位RCA实现，并且与优化的强指示、弱指示和早期输出全加器设计相比，所提出的早期输出全加器之一实现了延迟分别减少67.8%、12.3%和6.1%，而另一个所提出的早期输出全加器实现了面积相应减少32.6%，24.6和6.9%，几乎没有功率损失。此外，所提出的基于早期输出全加器的异步RCA在考虑32位的整个RCA宽度上的进位传播时能够使循环时间最小减少83.4、15和8.8%，并且在考虑4个全加器级的典型进位链长度时能够使循环时间最大减少97.5、27.4和22.4%，当与类似大小的各种强指示、弱指示和早期输出异步RCA的最小周期时间估计相比时。所有的异步全加器和RCA都是基于32/28 nm CMOS工艺技术以半定制设计方式使用标准单元实现的。
2016-04-14 cs.AR
Asynchronous Early Output Block Carry Lookahead Adder with Improved Quality of Results
提出了一种新的具有冗余进位的异步超前输出块进位加法器。与采用延迟不敏感数据编码并遵循4相握手的现有半定制异步超前进位加法器（CLAs）相比，具有冗余进位的BCLA与具有冗余进位的现有CLAs相比，前向延迟减少了13%，周期时间减少了14.8%，而没有面积或功率损失。还考虑了一种混合变体，其涉及在最低有效级中的纹波进位加法器（RCA），即BCLA-RCA，与所提出的具有冗余进位而没有面积或功率损失的BCLA相比，其实现了前向延迟的进一步4%减少和周期时间的2.4%减少。
2019-01-27 cs.AR
Performance Comparison of some Synchronous Adders
本技术说明比较了与以下架构对应的一些同步加法器的性能：i）纹波进位加法器（RCA），ii）递归超前进位加法器（RCLA），iii）RCA用于最低有效加法器位位置的混合RCLA-RCA，iv）块超前进位加法器（BCLA），v）RCA用于最低有效加法器位位置的混合BCLA-RCA，以及vi）不具有和具有二进制到超1码（BEC）转换器的非均匀输入分区进位选择加法器（CSLA）。32位加法被认为是一个示例操作。所提到的加法器架构是通过针对Synopsys 32/28 nm CMOS技术的典型情况PVT规范（高阈值电压，1.05V的电源电压和25摄氏度的工作温度）来实现的。通过比较得出以下结论：i）混合CCLA-RCA在速度、功率延迟积和能量延迟积方面优于其它加法器，ii）不具有BEC转换器的非均匀输入分区CSLA在面积延迟积方面优于其它加法器，以及iii）结合标准数字单元库中存在的全加器的RCA在功率延迟面积积方面优于其它加法器。
2018-10-02 cs.AR
Approximate Ripple Carry and Carry Lookahead Adders - A Comparative Analysis
近似纹波进位加法器（RCA）和超前进位加法器（CLAs），提出了与精确RCA和CLAs进行比较，用于执行32位加法。采用32/28 nm CMOS工艺实现了精确和近似的RCA和CLA。对于较低有效加法器位位置，考虑范围从4位到20位的近似。仿真结果表明，近似RCA报告减少功率延迟产品（PDP）从19.5%到82%，比精确RCA的近似大小从4位到20位不等。此外，近似CLA报告PDP的减少范围从16.7%到74.2%，比精确CLA的近似大小从4位到20位不等。平均而言，对于所考虑的近似尺寸，观察到与近似RCA相比，近似CLA实现PDP减少46.5%。因此，近似CLA优于近似RCA，用于近似计算机算法的低功耗实现。
2017-10-16 cs.AR
Reduced Area Low Power High Throughput BCD Adders for IEEE 754r Format
IEEE 754r是IEEE 754浮点标准的持续修订版，该标准的主要增强是增加了十进制格式。首先，本文提出了一种新颖的双管与门和“或”门。所提出的“与”门没有电源，因此它可以被称为无电源“与”门。类似地，所提出的两个晶体管的“或”门没有接地，并且可以被称为无地或。其次，针对IEEE754r格式，本文提出了两种新颖的BCD加法器：跳跃进位和超前进位BCD加法器。为了设计超前进位BCD加法器，提出了一种新的4位超前进位加法器NCLA，它构成了超前进位BCD加法器的基本组成部分。最后，利用所提出的两个晶体管与门和“或”门，提供了所提出的BCD加法器的优化的小面积低功耗高吞吐量电路。
2006-09-08 cs.AR
Asynchronous Early Output Section-Carry Based Carry Lookahead Adder with Alias Carry Logic
本文提出了一种新的异步超前进位加法器（SCBCLA），它具有超前进位输出逻辑。为了评估建议的SCBCLA与别名进位逻辑，并与其他CLA进行比较，32位的加法运算被认为是。与具有混叠逻辑的弱指示SCBCLA相比，所提出的具有混叠逻辑的早期输出SCBCLA报告面积减少13%，而延迟和功耗没有任何增加。另一方面，与早期输出递归CLA（RCLA）相比，所提出的早期输出SCBCLA与别名逻辑报告延迟减少了16%，同时占用几乎相同的面积和耗散几乎相同的平均功率。所有的异步CLA都是准延迟不敏感设计，它结合了延迟不敏感的双轨数据编码，并坚持4相归零握手。基于32/28 nm CMOS工艺实现了加法器并进行了仿真。
2017-10-16 cs.AR
Fast Prefix Adders for Non-Uniform Input Arrival Times
我们考虑的问题，构建快速和小型并行前缀加法器的非均匀输入到达时间。每当加法器被嵌入到更复杂的电路中时，这个问题就会出现。G.一个乘数。大多数以前的结果是基于表示二进制进位传播加法器作为所谓的并行前缀图，其中对生成和传播信号组合使用复杂的门被称为前缀门。在这种模型中构造的加法器通常最小化这些前缀门的延迟。然而，就逻辑门而言，延迟可能会更糟。相反，我们的目标是直接最小化底层逻辑电路的延迟。我们证明了一个下限的延迟进行位计算可实现的任何前缀进行位电路和开发一个算法，计算一个前缀进行位电路的最佳延迟到一个小的附加常数。此外，我们利用此演算法建构一个小型的平行前置加法器。与现有算法相比，我们同时提高了延迟和大小保证，以及构造前缀进位和加法器电路的运行时间。
2014-11-11 cs.AR
Variable Block Carry Skip Logic using Reversible Gates
可逆电路在数字信号处理、计算机图形学、量子计算和密码学中有应用。本文提出了一种广义k*k可逆门族，并讨论了该门族中的一种3*3门。反相器，与门，或门，与非门，或非门，和异或门可以实现这种门。给出了用两个这样的3 × 3门实现全加器的电路。这种全加器电路只包含两个可逆门，不产生额外的垃圾输出。所提出的全加器电路在门数、垃圾输出和量子成本方面是有效的。利用该全加器电路设计了一个4位跳跃进位加法器，并讨论了一种可变块跳跃进位加法器。给出了计算这些加法器所需的公式。
2010-08-19 cs.AR
Speed and Energy Optimised Quasi-Delay-Insensitive Block Carry Lookahead Adder
我们提出了一种新的具有冗余进位的异步准延迟不敏感（QDI）块超前进位加法器（BCLARC），使用延迟不敏感的双轨数据编码和4相归零（RTZ）和4相归零（RTZ）实现-到一（RTO）握手。发现所提出的QDI BADOC比现有的异步加法器（其是QDI和非QDI（即，相对定时）。与现有的异步加法器对应的各种架构，如纹波进位加法器（RCA），传统的进位前瞻加法器（CCLA），进位选择加法器（CSLA），BADOC，和混合BADOC-RCA相比，所提出的BADOC被发现是更快，更节能。循环时间（CT）是正向和反向延迟的总和，决定了速度;平均功耗和循环时间的乘积，即功率循环时间乘积（PCTP）定义了低功率/能量效率。对于32位加法，当考虑RTZ和RTO握手时，所提出的QDI BADOC在设计指标上实现了以下平均减少：i）与最佳QDI早期输出RCA相比，CT和PCTP分别减少20.5%和19.6%，ii）与最佳相对定时RCA相比，CT和PCTP分别减少16.5%和15.8%，iii）与最优均匀输入划分QDI早期输出CSLA相比，CT和PCTP分别减少32.9%和35.9%，iv）与最优QDI早期输出CCLA相比，CT和PCTP分别减少47.5%和47.2%，和vi）与最佳QDI早期输出混合物BECHIC-RCA相比，CT和PCTP分别减少12.2%和11.6%。加法器采用32/28 nm CMO…
2019-03-22 cs.AR
4-Bit High-Speed Binary Ling Adder
二进制加法是计算机算术中最原始、最常用的应用之一。对于二进制加法，已经提出了各种各样的算法和实现。Huey Ling提出了一种更简单的CLA方程，它依赖于相邻的比特对。在比特生成和比特传播的同时，我们还引入了另一种前缀比特--半和比特。Ling加法器提高了n位二进制加法的速度，是对现有的进位-超前加法器的升级。进位先行方程的几种变体，如Ling进位，已经提出了简化进位计算并可以导致更快的结构。Ling加法器，利用Ling的进位和传播位来计算和位。结果，减少了对先前位相加的依赖性;即，降低了纹波效应。本文对上述高速加法器的实现进行了比较研究。
2019-08-25 cs.AR
Latency Optimized Asynchronous Early Output Ripple Carry Adder based on Delay-Insensitive Dual-Rail Data Encoding
采用延迟不敏感码进行数据表示（即编码）并遵循4相归零协议进行握手的异步电路通常是鲁棒的。根据是否使用单个延迟不敏感代码或多个延迟不敏感代码进行数据编码，编码方案被称为同构或异构延迟不敏感数据编码。本文提出了一种新的延迟优化早期输出异步纹波进位加法器（RCA），它采用了一位异步全加器（SAFA）和双位异步全加器（DAFA），它们采用了冗余逻辑，基于对延迟不敏感的双轨码，即同构数据编码，并遵循4相归零握手。在各种RCA，超前进位加法器（CLA），和进位选择加法器（CSLA）的设计，这是基于同构或异构的延迟不敏感的数据编码，对应于弱指示或早期输出时序模型，所提出的早期输出异步RCA，结合SAFA和DAFA与冗余逻辑被发现，以减少延迟的双操作数加法运算。特别地，对于32位异步RCA，利用15级DAFA和2级SAFA导致减少的延迟。考虑32/28 nm CMOS数字单元库的典型门延迟，计算了不同异步加法器的理论最坏情况延迟，并与实际最坏情况延迟进行了比较。理论和实际最差情况下的延迟显示出密切的相关性......
2017-06-13 cs.AR
An Asynchronous Early Output Full Adder and a Relative-Timed Ripple Carry Adder
本文提出了一种新的异步早输出全加器的设计，当级联时，导致一个相对定时纹波进位加法器（RCA）。相对定时RCA需要施加一个非常小的相对定时假设，以克服与内部进位传播相关的门孤儿问题。然而，相对定时假设与RCA大小无关。相对定时RCA的主要益处是有效数据的处理引起数据相关的前向延迟，而间隔器的处理涉及仅1个全加器延迟的非常快的恒定时间反向延迟，这代表了具有最快复位的异步RCA设计的最终结果。相对定时RCA的第二个好处是它同时实现了功率和面积指标的良好优化。一个32位的相对定时RCA构造使用建议的早期输出全加器实现了67%，10%和3.5%的前向延迟减少相比，优化的强指示，弱指示，早期输出32位异步RCA现有的文献。基于类似的比较，所提出的32位相对定时RCA实现了相应的周期时间减少83%，12.7%和6.4%。在面积方面，所提出的32位相对定时RCA占用的硅比其优化的强指示对应物少27%，比其优化的弱指示对应物少17%，并且与优化的早期输出32位异步RCA相比，其面积占用率增加了1%。所有的异步32位RCA的平均功耗被发现是可比的，因为它们都满足单调覆盖约束。所得到的模拟结果对应于32/28 nm CMOS工艺。
2017-11-08 cs.AR
Design and Performance Analysis of hybrid adders for high speed arithmetic circuit
本文介绍了采用栅扩散技术（GDI）和PTL-GDI技术的加法器单元。GDI技术允许降低功耗、传播延迟和低PDP（功率延迟乘积），而传输晶体管逻辑（PTL）通过消除冗余晶体管来减少用于制造不同逻辑门的晶体管的数量。并对各种混合加法器进行了性能比较。在本文中，我们提出了两个新的设计的基础上GDI和PTL技术，这是被发现是更高的功率效率相比，现有的设计技术。两种设计都只使用了10个晶体管来实现SUM & CARRY功能。SUM和CARRY单元以级联方式实现，即首先实现XOR单元，然后使用XOR作为输入SUM以及CARRY单元来实现。对于建议的GDI加法器的SUM以及CARRY单元设计使用GDI技术。在PTL-GDI加法器中，SUM单元采用PTL技术构造，CARRY单元采用GDI技术设计。两种设计的优点进行了讨论。在Cadence Virtuoso 180 nm环境下的仿真结果证实了这些设计的重要性。
2012-07-12 cs.AR
Efficient Approaches for Designing Fault Tolerant Reversible Carry Look-Ahead and Carry-Skip Adders
组合或经典逻辑电路会为丢失的每一位信息散热。当输入向量不能从其对应的输出向量恢复时，信息丢失。可逆逻辑电路仅实现在其输入和输出向量之间具有一对一映射的功能，因此自然地负责加热。近年来，可逆逻辑设计成为低功耗电路设计的一个重要研究方向，在低功耗CMOS电路设计、数字信号处理和纳米技术等领域得到了广泛的应用。本文提出了设计容错可逆快速加法器的有效方法，实现了超前进位和跳跃进位逻辑。所提出的高速可逆加法器包括用于实现其基本构建块的双稳态门。该门是普适的和奇偶保持的。它允许任何故障，影响不超过一个信号容易检测电路的主要输出。它也已被证明，所提出的设计提供了更少的硬件复杂性，是有效的门数，垃圾输出和恒定输入比现有的同行。
2010-08-19 cs.AR
Fault tolerant reversible logic synthesis: Carry look-ahead and carry-skip adders
不可逆逻辑电路会为丢失的每一位信息散热。当输入向量不能从其对应的输出向量恢复时，信息丢失。可逆逻辑电路自然会处理发热问题，因为它只实现在其输入和输出向量之间具有一对一映射的功能。近年来，可逆逻辑设计成为低功耗电路设计的一个重要研究方向，并在低功耗CMOS设计、数字信号处理和纳米技术等领域得到了广泛应用。本文提出了实现超前进位和跳跃进位逻辑的可逆快速加法器的有效设计方法。所提出的16位高速可逆加法器将包括IG门用于实现其基本构建块。IG门是通用的，因为它可以用来合成任意的布尔函数。IG门是奇偶校验保持的，也就是说，输入的奇偶校验与输出的奇偶校验相匹配。它允许任何故障，影响不超过一个信号容易检测电路的主要输出。因此，所提出的高速加法器将具有在其输出侧检测误差的固有机会。它也已被证明，所提出的设计提供了更少的硬件复杂性，是有效的门数，垃圾输出和恒定输入比现有的同行。
2010-08-19 cs.AR
Asynchronous Ripple Carry Adder based on Area Optimized Early Output Dual-Bit Full Adder
本技术笔记介绍了一种新的面积优化的异步早期输出双位全加器（DBFA）的设计。基于新的异步DBFA和现有的异步早输出单比特全加器，构造了一种异步纹波进位加法器。异步DBFA和SBFA包含冗余逻辑，并使用延迟不敏感的双轨码（即同构数据编码）进行编码，并遵循4相归零握手。与先前的异步RCA涉及DBFA和SBFA，这是基于同构或异构的延迟不敏感的数据编码，并对应于不同的定时模型相比，早期输出异步RCA结合所提出的DBFA和/或SBFA被发现，导致减少的双操作数加法运算的面积和功能显着小于延迟的异步RCA仅由SBFA。所提出的异步DBFA需要比以前报告的异步DBFA少28.6%的硅。对于32位异步RCA，在最低有效位置使用2级SBFA，在更高有效位置使用15级DBFA，可以优化延迟。包含DBFA和SBFA的新的早期输出32位异步RCA报告了其对应物在设计指标方面的以下优化：i）比先前报告的也具有15级DBFA和2级SBFA的32位早期输出异步RCA减少18.8%的面积，ii）比仅包含SBFA的32位早期输出异步RCA减少29.4%的延迟。
2018-07-25 cs.AR
Design of Synchronous Section-Carry Based Carry Lookahead Adders with Improved Figure of Merit
基于分段进位的超前进位加法器（SCBCLA）结构是传统超前进位加法器（CCLA）结构的有效替代，可用于计算机算术的物理实现。在以前的相关工作中，自定时SCBCLA架构和同步SCBCLA架构使用标准单元和FPGA实现。在这项工作中，我们处理改进的实现同步SCBCLA架构设计在一个半定制的方式使用标准单元。改进是量化的品质因数（FOM），其中FOM被定义为功率，延迟和面积的倒数产品。由于数字设计的功耗、延迟和面积都希望最小化，因此FOM希望最大化。从一个有效的传统的超前进位发生器，我们展示了如何实现一个优化的节进行基于超前进位发生器。与我们最近的工作处理标准单元的实现SCBCLAs执行32位加法的两个二进制操作数相比，我们在这项工作中，改进的节进行基于进位前瞻发生器，所得到的SCBCLAs表现出显着的改善FOM。与早期优化的混合SCBCLA相比，所提出的优化的混合SCBCLA将FOM提高了88.3%。即使是优化的混合CCLA功能改善FOM的77.3%，比早期优化的混合CCLA。然而，提出的优化的混合SCBCLA仍然是赢家，并有一个更好的FOM比目前优化的混合CCLA的15.3%。所有CCLA和SCBCLA均采用32/28 nm CMOS工艺实现32位双操作数二进制加法。
2017-11-08 cs.AR
ASIC-based Implementation of Synchronous Section-Carry Based Carry Lookahead Adders
提出了一种基于分段进位的超前进位加法器（SCBCLA）拓扑结构，作为对传统超前进位加法器（CCLA）拓扑结构的改进。SCBCLA和CCLA的自定时和基于FPGA的实现在早期被考虑，并且发现SCBCLA可以有助于延迟减少，即，与CCLA相比，以面积和/或功率参数的一些增加为代价为改进的速度铺平道路。在这项工作中，我们考虑半定制的基于ASIC的实现不同的变体SCBCLA和CCLA执行32位双操作数加法。基于针对高端32/28nm CMOS工艺获得的32位双操作数加法的仿真结果，发现优化的SCBCLA架构报告了与优化的CCLA架构相比的9.8%的品质因数（FOM）改善，其中FOM被定义为功率、延迟和面积的乘积的倒数。通常从模拟推断，SCBCLA架构在设计度量方面与CCLA架构相比可能更有益，同时有益于涉及双操作数和/或多操作数加法的各种计算机算术运算。此外，据观察，异构CLA体系结构往往表现良好的同类CLA体系结构相比，证实了仿真结果。
2016-03-25 cs.AR
Design of Reconfigurable Multi-Operand Adder for Massively Parallel Processing
本文提出了一种用于深度学习系统的可重构组合多操作数加法器的系统研究和实现。进位的大小随着操作数的变化而变化，因此需要一种可靠的算法来估计进位位的确切数目，以优化实现可重构多操作数加法器。与使用两个操作数加法器的顺序实现相比，组合多操作数加法器可以更快。这种加法器的用例出现在深度神经网络的现代处理器中。这样的处理器需要在芯片上大规模并行计算资源。本文提出了一种估计进位大小上界的方法。一种计算多操作数加法运算所需进位位的精确数目的方法。提出了一种快速组合并行4操作数加法器模块。还描述了一种算法来重新配置这些加法器模块，以实现更大的加法器。此外，本文提出了两个紧凑但较慢的迭代结构，实现多操作数加法，每次迭代一列，直到覆盖整个字。这种串行/迭代操作是缓慢的，但占用小的空间，而并行操作是快速的，但使用大的芯片上的硅面积。有趣的是，两种架构的面积与吞吐量之比可以倾向于更慢，更小和更大数量的单元，而不是更少数量的快速和大型计算单元。文中提出的一个引理可以用来确定这种倾斜发生的条件。潜在地，这可以节省硅空间并增加用于高性能计算的芯片的吞吐量。给出了一个16操作数加法器和一组用于神经网络的4操作数加法器的模拟结果。仿真结果表明，性能增益提高的操作或操作数的数量增加。
2020-08-07 cs.AR
Reversible Logic Synthesis of Fault Tolerant Carry Skip BCD Adder
可逆逻辑在低功耗CMOS设计、数字信号处理、密码学、量子计算和光学信息处理等领域有着广泛的应用。本文提出了一种新的4*4奇偶保持可逆逻辑门IG。所提出的保奇偶可逆门可用于综合任意布尔函数。它允许任何故障，影响不超过一个信号容易检测电路的主要输出。它表明，容错可逆全加器电路可以实现只有两个IG。提出的容错全加器（FTFA）是用来设计其他算术逻辑电路，它是用来作为基本的构建块。它也已被证明，所提出的设计提供了更少的硬件复杂性，是有效的门数，垃圾输出和恒定输入比现有的同行。
2010-08-19 cs.AR
Circuit Design for A Measurement-Based Quantum Carry-Lookahead Adder
我们提出了一个量子超前进位加法器（QCLA）的设计和评估使用基于测量的量子计算（MBQC），称为MBQCLA。QCLA最初是为支持长距离通信的抽象并发架构而设计的，但大多数现实的架构严重限制了通信距离。量子超前进位加法器比量子纹波进位加法器更快; QCLA具有对数深度，而纹波加法器具有线性深度。MBQCLA利用MBQC在单位时间内转移量子态的能力来加速加法。MBQCLA打破了仅最近邻架构中加法电路的延迟限制：与线性最近邻架构的电路深度的$Θ(n)$限制相比，它可以达到$Θ(log n)$深度。当添加长度超过100个量子位的寄存器时，MBQCLA比脉动进位加法器快一个数量级，但需要大一个数量级的簇状态。集群状态资源可分为计算和通信;对于未优化的形式，$\approx$ 88%的资源用于通信。水平通信成本的手动优化导致就地MBQCLA电路的空间资源减少$\approx$ 12%。为了比较，图形状态量子超前进位加法器（GSQCLA）仅使用MBQCLA的空间资源的$\approx$ 9%。
2009-10-14 cs.AR quant-ph
Novel BCD Adders and Their Reversible Logic Implementation for IEEE 754r Format
IEEE 754 r是IEEE 754浮点标准的持续修订版，该标准的主要增强是增加了十进制格式。本文提出了两种新颖的BCD加法器，分别称为跳跃进位和超前进位BCD加法器。此外，近年来，可逆逻辑已经成为一种有前途的技术，其在低功率CMOS、量子计算、纳米技术和光计算中具有应用。没有可逆逻辑就不可能实现量子计算。因此，本文还提供了传统的BCD加法器的可逆逻辑实现，以及建议的进位跳跃BCD加法器使用最近提出的TSG门。此外，还提出了一种称为TS-3的新的可逆门，并且已经表明，所提出的BCD加法器的可逆逻辑实现与最近提出的一个相比，在所使用的可逆门的数量和产生的垃圾输出方面要好得多。本文设计和提出的可逆BCD电路构成了原始量子CPU的十进制ALU的基础。
2006-03-22 cs.AR
A New Design for Array Multiplier with Trade off in Power and Area
本文提出了一种低功耗、小面积的带进位保留加法器的阵列乘法器。与传统的并行阵列乘法器相比，该加法器省去了乘法器的最后一个加法级。传统乘法器和本文提出的乘法器都是用16 T全加器综合而成。在传输门、传输函数加法器、14-T、16-T全加器中，显示出能量效率。在所提出的4x 4乘法器中，在最后一级使用Ripple Carry Adder（RCA）添加进位位而不输出，进位被给予下一个左列输入的输入。因此，所提出的乘法器显示少56个晶体管计数，然后导致功率和面积的权衡。在2.0V电源电压下，采用0.18nm工艺的乘法器比传统乘法器功耗低13.91%，速度快34.09%，能耗低59.91%。
2011-11-30 cs.AR
On the Design and Analysis of Quaternary Serial and Parallel Adders
为了减少加法器电路的时间和面积，多年来人们对加法器电路的优化技术进行了广泛的研究，主要是在二进制逻辑系统中。本文给出了在四值逻辑系统中设计一个全加器所需的公式。推导了单级并行加法器作为先行进位加法器的计算公式。我们还设计了一个对数级并行加法器，它可以在log2（n）时间延迟内计算n个量子位的进位。最后，我们比较了这些设计，最后提出了一种混合加法器，它结合了串行和并行加法器的优点。
2010-09-14 cs.AR
A New Reversible TSG Gate and Its Application For Designing Efficient Adder Circuits
近年来，可逆逻辑已成为一种有前途的技术，其应用在低功耗CMOS、量子计算、纳米技术和光计算中。经典的逻辑门集合，如AND、OR和EXOR都是不可逆的。本文提出了一种新的4 × 4可逆门TSG门。提出的门是用来设计高效的加法器单元。所提出的门的最重要的方面是，它可以单独工作作为一个可逆的全加器，即可逆的全加器现在可以实现与一个单一的门。然后，建议的门被用来设计可逆纹波进位和进位跳跃加法器。它表明，加法器的架构设计使用建议的门是更好的和优化，与文献中现有的同行相比，在可逆门和垃圾输出的数量。因此，本文提供了初始阈值，以建立更复杂的系统，可以执行更复杂的操作，使用可逆逻辑。
2006-03-23 cs.AR
Applicability of Partial Ternary Full Adder in Ternary Arithmetic Units
本文探讨了在加法器、乘法器和减法器的运算模块中，输入变量可以独立地为“0”、“1”或“2”的完全三值全加器是否是不可缺少的。我们的调查表明，没有一个提到的算术单元需要一个完整的三进制全加器。相反，它们可以通过使用部分三进制全加器来设计，其输入进位永远不会变成“2”。此外，本文还提出了一些新的三值压缩器，而不需要完整的三值全加器。部分三值全加器的使用可以帮助电路设计人员简化设计，特别是在晶体管级。
2019-02-17 cs.AR
Cost Efficient Design of Reversible Adder Circuits for Low Power Applications
目前在可逆逻辑领域进行了大量的研究，其低散热、低功耗是在数字VLSI电路设计中应用可逆逻辑的主要因素。本文介绍了一种可逆门--Inventive 0门。这种新型门电路综合了加法器模块的高效率，具有最小的无用单元输出“与”门数。本发明0门能够实现4位纹波进位加法器和进位跳跃加法器，提出了与现有设计相比，在门计数、垃圾输出和恒定输入方面，本发明0门是更有效和优化的方法。此外，在MOS晶体管设计中实现了一些流行的可用可逆门，该实现牢记最小MOS晶体管数量，并且在行为上完全可逆，更精确的向前和向后计算。较低的架构复杂性表明，新颖的设计是紧凑，快速以及低功耗。
2015-09-11 cs.AR
Noise-Resilient and Reduced Depth Approximate Adders for NISQ Quantum Computing
本文面向 NISQ 量子计算提出五种抗噪声且降低深度的近似量子加法器设计，利用直通和单 CNOT 门等低深度方案，在 IBM Qiskit 噪声实验中显著提升保真度。
2024-08-01 cs.AR quant-ph
Numerical model for 32-bit magnonic ripple carry adder
在基于CMOS的电子器件中，实现求和运算的最直接方法是使用纹波进位加法器（RCA）。磁振子学是研究自旋波及其量子磁振子数据处理的科学领域，最近提出了一种磁振子半加法器，可以被认为是最简单的磁振子集成电路。在这里，我们开发了一个计算模型的磁振子的基本块，使磁振子门和磁振子电路的设计和模拟的任意复杂性，并证明其功能的32位集成RCA的例子。它示出的RCA需要利用额外的再生器的基础上的磁振子定向耦合器与嵌入式放大器规范化的磁振子信号之间的半加法器。对大规模磁振子集成电路进行了基准测试。考虑到所有需要的放大器，基于30 nm的磁振子32位加法器的能量消耗可以低至961 aJ/操作。
2021-09-27 cond-mat.mes-hall cs.AR physics.app-ph
An $Θ(\sqrt{n})$-depth Quantum Adder on a 2D NTC Quantum Computer Architecture
在这项工作中，我们提出了一个加法器的二维NTC架构，旨在匹配许多量子计算技术的架构约束。所选择的架构允许逻辑量子比特在两个维度上的布局，以及仅与最近邻相互作用的单量子比特和双量子比特门的并发执行。建议的加法器工作在三个阶段。在第一阶段，第一列生成求和输出，其他列执行超前进位操作。在第二阶段，这些中间值从一列传播到另一列，为每个寄存器位置的最后进位的计算做准备。在最后一个阶段，除第一列外的每一列都使用此列级进位生成求和输出。加法器的深度和量子位数分别为$Θ(\sqrt{n})$和O（n）。当输入寄存器$n$的长度大于58时，该加法器的执行速度比为一维NTC结构设计的加法器快。
2010-08-30 cs.AR quant-ph
Semicustom Frontend VLSI Design and Analysis of a 32-bit Brent-Kung Adder in Cadence Suite
本文针对数字电路中高速算术运算需求，采用Verilog HDL实现32位Brent-Kung并行前缀加法器，借助Cadence套件工具仿真验证，通过与传统架构对比，证明其在速度与硬件复杂度平衡上的优势，适用于现代高速数字系统。
2025-03-23 cs.AR
Fault Tolerant Variable Block Carry Skip Logic (VBCSL) using Parity Preserving Reversible Gates
近年来，可逆逻辑设计已成为低功耗电路设计的一个重要研究方向，并在低功耗CMOS设计、数字信号处理和纳米技术等领域得到了广泛应用。本文介绍了容错跳跃进位加法器的有效设计方法，并与现有的设计方法进行了比较。可变块进位跳跃逻辑（VBCSL）使用容错全加器（FTFA）也已开发。该设计在硬件复杂度、门数、恒定输入和垃圾输出方面最小化。除此之外，对所提出的设计进行的技术独立评估清楚地表明了其与现有同行的优越性。
2010-09-20 cs.AR
High-Speed (7,2) Compressor Using A Fast Carry-Generation Logic based on Sorting Network
本文提出一种基于排序网络快速进位生成逻辑的高速(7,2)压缩器，仅需11个逻辑阶段，在7行8列二进制阵列测试中性能优于以往设计，适用于乘法及密码学硬件。
2023-08-30 cs.AR
PolyAdd: Polynomial Formal Verification of Adder Circuits
只有通过形式化验证方法才能保证功能的正确性。虽然对于许多电路，快速验证是可能的，但在其他情况下，这些方法失败了。一般来说，没有有效的算法可以给出，因为底层的验证问题是NP完全的。在本文中，我们证明了不同类型的加法器电路的多项式验证可以确保基于BDD。虽然已知加法的输出函数是多项式有界的，但我们在下文中表明，整个构造过程可以在多项式时间内进行。这是为简单的波纹进位加法器，但也为快速加法器，如条件和加法器和进位前瞻加法器。证明了加法器函数的性质，并描述了多项式验证的核心原理，该原理也可以扩展到其他类型的函数和电路实现。
2021-04-03 cs.AR cs.DS cs.SC
Asynchronous Early Output Dual-Bit Full Adders Based on Homogeneous and Heterogeneous Delay-Insensitive Data Encoding
本文提出了异步早输出双位全加器的设计，无冗余逻辑和冗余逻辑（隐式）对应的同构和异构延迟不敏感的数据编码。对于同构延迟不敏感数据编码，仅使用双轨，即1-of-2代码，并且对于异构延迟不敏感数据编码，使用1-of-2和1-of-4代码。握手使用4阶段归零协议。为了证明所提出的双位全加器设计的优点，32位纹波进位加法器（RCA）构成包括双位全加器。所提出的基于双位全加器的32位RCA结合冗余逻辑特征，与它们的非冗余对应物相比减少了延迟和面积，而没有伴随的功率损失。与使用包含冗余逻辑的均匀编码的双位全加器构造的弱指示32位RCA相比，包括所提出的具有冗余逻辑的均匀编码的双位全加器的早期输出32位RCA报告延迟和面积相应减少22.2%和15.1%，而没有相关联的功率损失。另一方面，使用所提出的包含冗余逻辑的异质编码的双位全加器构造的早期输出32位RCA报告比由具有冗余逻辑的异质编码的双位全加器组成的弱指示32位RCA在延迟和面积上分别减少了21.5%和21.3%，而没有功率开销。所获得的模拟结果是基于32/28 nm CMOS工艺技术。
2017-04-25 cs.AR
Approximate Early Output Asynchronous Adders Based on Dual-Rail Data Encoding and 4-Phase Return-to-Zero and Return-to-One Handshaking
近似计算作为精确计算的替代方案正在兴起，这是由于其实现具有低功耗、更少的关键路线延迟和更少的面积占用的数字电路和系统的潜力，从而在结果的准确性方面获得可接受的折衷。在计算机算术领域，已经设计了几种近似加法器和乘法器，并且它们的潜力已经在实际数字信号处理应用中与精确加法器和乘法器进行了比较。然而，在现有的文献中，几乎所有的近似加法器和乘法器报告对应的同步设计方法。在这项工作中，我们考虑鲁棒的异步，即准延迟不敏感的实现近似加法器采用延迟不敏感的代码的数据表示和处理，和4相握手协议的数据通信。使用的4阶段握手协议是归零和归一协议。具体而言，我们考虑的32位近似加法器的实现的基础上的归零和归一握手协议，采用延迟不敏感的双轨码的数据编码。我们考虑的范围内的近似值从4位到20位的最低有效位置的准确的32位异步加法器。异步加法器对应于早期输出（即早期复位）类型，其基于众所周知的纹波进位加法器架构。实验结果表明，近似异步加法器实现减少的设计指标，如延迟，周期时间，平均功耗，和硅面积相比，准确的异步加法器。此外，与归零协议相比，归一协议的设计度量的减少更大。使用32/28 nm CMOS工艺估计设计指标。
2018-01-17 cs.AR
Quantum Carry Lookahead Adders for NISQ and Quantum Image Processing
量子硬件设计的进展正在朝着足够大的机器发展，以开始在加密和物理等学科中实现量子算法。用于加法的量子线路是在这些机器上实现许多量子算法的关键。理想情况下，应该使用基于容错门和纠错码的量子线路，因为它们可以容忍环境噪声。然而，目前的机器称为噪声中间尺度量子（NISQ）的机器不能支持与容错设计相关联的开销。作为回应，诸如量子超前进位加法器（QCLA）之类的低深度电路引起了研究人员的注意。噪声误差和退相干的风险随着电路中栅极层的数量（或深度）的增加而增加。本文提出了一种基于Clifford+T门的out-of-place QCLA。QCLA针对T门数进行了优化，并使用了一种新的非计算门来节省T门。我们将QCLA基于Clifford+T门，因为一旦可以支持容错设计的量子硬件可用，它们最终可以通过纠错码容错。我们专注于T门成本的T门是显着更昂贵的容错比其他Clifford+T门。建议的QCLA进行了比较，并显示优于现有的作品中的T计数，因此量子门的总数。最后，我们以双线性内插的量子线路为例，说明所提出的QCLA在量子图像处理中的应用。
2021-06-09 cs.AR quant-ph
Fast Parallel Integer Adder in Binary Representation
二进制整数加法器是任何数字处理器的基本运算之一。为了将两个N位的整数相加，串行加法器需要尽可能多的时钟节拍。为了实现更高的速度，在文献中讨论了并联电路，并且这些电路通常在两个电平中操作。在较低级别，由较少比特数的块表示的整数被相加，并且在下一级别的级联级中，在先前加法运算中产生的进位被求和到被加数。本文描述了一种快速加法器的设计方法及其改进，第一种方法类似于归并排序算法的运算方法，分析和吸收了各步进位的一些重要性质，得到了一种在时间上与现有方法相当的并行加法器。在此之后，关键的见解在改进的设计中得以实现，该设计需要2个时钟节拍来执行加法运算，只需要O（square（N））空间。比特数N通常被选择为2的正整数幂。加速是通过用于2的i次幂的增量运算的专用电路来实现的，对于i = 0，1，.，N-1，每个操作只需要一个时钟滴答完成。讨论了该加法器在乘法运算中的实用性。标准乘法方法利用量化器和3位到2位合并电路来产生整数，该整数以二进制表示与2的非负整数幂的位置（加权系数）相对应的列中的1的数目。最后两个合并的整数在最后由加法器相加。
2019-03-25 cs.AR
A Logarithmic Depth Quantum Carry-Lookahead Modulo $(2^n-1)$ Adder
本文提出量子先行进位模 $(2^n-1)$ 加法器QCLMA，通过树结构进位路径将深度从O(n)降至O(log n)，并在IBM Cairo上实现QSFR提升47.21%，以增强NISQ设备上的噪声保真度。
2024-08-02 cs.AR quant-ph
Design of a 64-bit SQRT-CSLA with Reduced Area and High-Speed Applications in Low Power VLSI Circuits
本文通过门级调整改进进位选择加法器结构，设计了8至64位平方根进位选择加法器，在低功耗VLSI电路中显著降低面积与延迟，并经Xilinx ISE仿真验证其性能优于标准SQRT CSLA。
2024-10-21 cs.AR cs.ET
Comprehensive Survey of Ternary Full Adders: Statistics, Corrections, and Assessments
本文综述三值全加器，指出多数设计非最简，仅28.6%为部分TFA，并通过简化设计、仿真验证，在延迟、功耗和晶体管数上优于原版。
2023-07-26 cs.AR
SRAM Based Digital Custom Compute Engine for Improved Area Efficiency of AI Hardware
Indian Institute of Technology Indore（印度印多尔理工学院）
本文提出一种利用10T SRAM单元实现基于XNOR的存内计算架构，通过集成全加器减少路由复杂度，提升AI硬件面积效率。
2026-05-15 cs.AR
Hybrid CMOS-CNFET based NP dynamic Carry Look Ahead Adder
先进的电子器件技术要求更快的操作和更小的平均功耗，这是超大规模集成电路设计中最重要的参数。传统的互补金属氧化物半导体（CMOS）技术在器件的尺寸缩小中受到阈值电压和亚阈值泄漏问题的限制。这导致无法使其适应亚微米和纳米技术。碳纳米管（CNT）技术克服了阈值电压和亚阈值泄漏问题，尽管尺寸减小。基于CNT的技术开发了新兴技术中最有前途的器件，因为它具有大多数所需的功能。碳纳米管场效应晶体管（CNFET）是一种新型器件，有望在提高晶体管性能的同时保持晶体管的可扩展性。最近，CNT技术在纳米电子学应用中取得了巨大的进步。与硅基技术相比，CNFET避免了大多数基本限制，并提供了几个优势。虽然CNT作为一个更好的选择来克服一些大规模CMOS问题，CNT本身仍然沉浸在挫折中。在单个衬底上制作非常大的数字电路的碳纳米管是很难实现的。因此，采用p-CNFET和n-MOS晶体管设计了一种混合NP动态超前进位加法器（CLA）。在这里，CLA的性能进行了评估，在8位，16位，32位和64位的阶段与以下四个不同的实现：硅MOSFET（Si-MOSFET）多米诺逻辑，Si-MOSFET NP动态CMOS，碳纳米管MOSFET（CN-MOSFET）多米诺逻辑，和CN-MOSFET NP动态CMOS。最后，基于HSPICE仿真，在32 nm工艺下，对一种基于混合CMOS-CNFET的64位NP动态CLA进行了评估，…
2018-05-10 cs.AR cs.ET physics.app-ph
Evaluation of Power-Clock Waveforms for Positive Feedback Adiabatic Logic in 16 nm FinFET Technology
Eindhoven University of Technology（埃因霍温理工大学）
本研究在 16 nm FinFET 工艺中评估 PFAL 的功率时钟波形，发现三角形波形最优，单门能耗较静态 CMOS 降低 3.83 倍，4 位 Brent-Kung 加法器增益达 5.3 倍。
2026-09-18 cs.AR
HOAA: Hybrid Overestimating Approximate Adder for Enhanced Performance Processing Engine
Indian Institute of Technology Indore（印度理工学院印多尔分校）
本文提出动态可重构的混合高估近似加法器HOAA，通过Plus One Adder实现精确与近似模式运行时切换，以极小精度损失提升面积效率21%、降低功耗33%。
2024-07-29 cs.AI cs.AR cs.CV
Design and Analysis of High Performance Heterogeneous Block-based Approximate Adders
本文提出了一类新型节能的异构基于块的近似加法器（HBAA）及其通用可配置模型，并开发了分析模型以高效评估其多种误差指标，实验证明其在面积和能耗上优于现有最先进设计。
2023-09-15 cs.AR cs.DC
Binary Adder Circuits of Asymptotically Minimum Depth, Linear Size, and Fan-Out Two
我们考虑构造快速和小型二进制加法器电路的问题。在广泛使用的加法器中，Kogge-Stone加法器通常被认为是最快的，因为它计算两个$n$位数（其中$n$是2的幂）的进位位，具有$2\log_2 n$逻辑门的深度，大小$4 n\log_2 n$，并且所有扇出都以2为界。避免了两个以上的扇出，因为它们导致插入中继器以重新为信号供电和物理实现中的额外深度。然而，Kogge-Stone加法器的深度界限偏离$\log_2 n$的下限两倍。这个界限是由Brent和Krapchenko在两个独立的构造中渐近实现的。Brent的构造既没有给出扇出的界限，也没有给出大小，而Krapchenko的加法器具有线性大小，但可以具有线性扇出。当扇出界限为2时，两种构造都不能达到小于$2 \log_2 n$的深度。在进一步的方法中，Brent和Kung提出了一种加法器，其具有线性大小和扇出两个，但深度是Kogge-Stone加法器的两倍。这些结果是33-43岁，并没有实质性的理论改进，自那时以来。在本文中，我们将所有以前的加法器电路的个别优势集成到一个新的全加器的家庭，第一次提高$2\log_2 n$的深度范围，同时保持扇出界的两个。我们的加法器实现了一个渐进的最佳逻辑门深度为$\log_2 n + o(\log_2 n)$和线性大小为$\mathcal {O}(n)$。
2017-01-17 cs.AR cs.CC cs.DC
Constructing Depth-Optimum Circuits for Adders and AND-OR Paths
我们研究的基本问题，构建深度优化电路的二进制加法。更确切地说，在文献中，我们考虑以下问题：给定辅助输入$t_0, \dotsc, t_{m-1}$，所谓的生成和传播信号，在基{AND 2，OR 2}上构造深度最优电路，计算$n$位加法器的所有$n$进位位，其中$m=2n-1$。实际上，进位位是AND-OR路径，即，形式为$t_0 \lor ( t_1 \land (t_2 \lor ( \dots t_{m-1}) \dots ))$的布尔函数。经典的方法构造所谓的前缀电路，其不实现竞争深度。例如，Kogge和Stone的流行构造只是一个$2$近似。任何前缀电路的深度的下限是$1.44 \log_2 m$ + const，而最近的非前缀电路的深度是$\log_2 m$ + $\log_2 \log_2 m$ + const。然而，不知道这些多项式时间方法中的任何一种是否达到了所有$m$的最佳深度。我们提出了一个新的指数时间算法解决问题的最优。运行时间为$\mathcal O(2.45^m)$的先前最佳精确算法仅适用于$m \leq 29$。我们的算法是显着更快：我们实现了$\mathcal O(2.02^m)$的运行时间，并采用先进的修剪策略，以提高实际运行时间显着。这使我们能够计算所有$m \leq 64$的最佳电路。结合这些计算结果与新的理论见解，我们得出的最佳深度$2^k$位…
2020-12-10 cs.AR cs.DM
Area, Delay, and Energy-Efficient Full Dadda Multiplier
本文提出一种改进 Dadda 乘法器，通过半加器进位选择加法器、二进制至余1码转换器和改进 RCA 优化面积、延迟与能效，多工艺仿真验证其低功耗优势。
2023-07-11 cs.AR cs.SY eess.SY
Feasible methodology for optimization of a novel reversible binary compressor
可逆逻辑由于其低功耗的特点，在超大规模集成电路设计中成为一个非常有吸引力的研究领域。由于输入和输出之间的双射映射，可逆逻辑门被用于通过从输出逻辑检索输入逻辑的特征来优化功耗。本文利用一种新型可逆门设计了4 2和5 2可逆压缩机回路。此外，我们提出了一种新的门，命名为发明0门，用于优化压缩器电路。本发明的0门的效用在于它可以用作具有低垃圾输出值和量子成本的全加器和全减。示出了用于设计压缩机结构的算法。比较研究表明，所提出的压缩器结构优于现有的垃圾输出，门的数量和量子成本。压缩器可以减少进位（产生自全加器）对算法帧设计的影响。此外，我们以较少的MOS管数目实现了一个基本的MOS管可逆门。
2015-09-11 cs.AR cs.ET
Row-Based Dual Vdd Assignment, for a Level Converter Free CSA Design and Its Near-Threshold Operation
亚阈值电路设计在一些超低功耗应用中非常流行，其中最小能耗是主要关注的问题。但是，由于驱动电流较弱，这些电路通常会遭受巨大的性能下降。因此，本文主要针对一种近阈值电路（NTC）的性能进行分析，该电路在保留亚阈值设计的优良能效的同时，又在一定程度上提高了性能。一种改进的基于行的双通道4操作数CSA（进位保存加法器）的设计已报告在目前的工作中使用45纳米技术。此外，为了了解四操作数CSA设计的近阈值操作的有效性，将其与其他设计风格进行了比较。从针对20 MHz的频率获得的仿真结果，我们发现所提出的CSA设计方案消耗3.009*10-7瓦的平均功率（Pavg），这比常规CSA设计的平均功率几乎小90.9%。然而，从输出端最大延迟的角度来看，与亚阈值CSA设计相比，CSA设计的建议方案提供了44.37%的改善。
2014-10-05 cs.AR
PrefixLLM: LLM-aided Prefix Circuit Design
New York University（纽约大学）
本文提出PrefixLLM，将前缀电路综合建模为SPCR结构化文本生成，并通过LLM驱动的迭代DSE搜索面积与延迟优化方案，在相同延迟约束下较现有最优方法减少3.70%面积。
2024-12-03 cs.AI cs.AR
