New Approximate Multiplier for Low Power Digital Signal Processing
本文提出了一种低功耗乘法器。该乘法器利用传统的修改布斯乘法器的破阵列乘法器的近似方法。该方法在保证乘法器输出精度的前提下，使乘法器的总功耗降低了58%。提出的乘法器与其他近似乘法器的功耗和精度进行了比较。此外，有一个更好的评价建议的乘法器的效率，它已被用于设计一个30抽头的低通FIR滤波器和功耗和精度与传统的布斯乘法器的滤波器进行了比较。仿真结果表明，在输出信噪比仅下降0.4dB的情况下，功率降低了17.1%。
2020-03-15 cs.AR
On the Approximation of Accuracy-configurable Sequential Multipliers via Segmented Carry Chains
在本文中，我们提出了一个乘法器的基础上的序列的近似积累。根据进位链的给定分裂点，本文介绍的技术允许改变累加的质量，从而改变整个乘积。我们的近似乘法器权衡精度为减少延迟（相对于一个准确的顺序乘法器），并利用固有的面积节省顺序组合的方法。我们实现了具有不同位宽和精度配置的多个版本，针对FPGA和45 nm ASIC来估计资源，功耗和延迟。我们还提出了两个误差分析所提出的设计的基础上封闭形式的分析和仿真。
2021-05-25 cs.AR
A Logic-Reuse Approach to Nibble-based Multiplier Design for Low Power Vector Computing
Division of Energy, Matters and Systems, University of Missouri-Kansas City (UMKC)（密苏里大学堪萨斯城分校能源、物质与系统分部）
本文提出了一种基于逻辑复用的多字节乘法器设计，通过预计算和复用技术实现低功耗、高效率的向量计算。
2026-02-22 cs.AR
Low-Latency Online Multiplier with Reduced Activities and Minimized Interconnect for Inner Product Arrays
Chosun University（朝鲜大学）；University of California, Los Angeles（加州大学洛杉矶分校）
针对传统乘法器高功耗与高延迟问题，提出基于从左到右算术的低延迟在线乘法器，利用冗余数系统实现无进位加法与数字级流水线，有效降低互连与信号活动，实验证明其在面积和功耗上优于传统乘法器。
2023-04-06 cs.AR cs.LG
Run-Time-Reconfigurable Multi-Precision Floating-Point Matrix Multiplier Intellectual Property Core on FPGA
在当今世界，高功率计算应用，如图像处理，数字信号处理，图形和机器人需要巨大的计算能力。这些应用程序使用矩阵运算，特别是矩阵乘法。乘法运算需要大量的计算时间，并且在设计上也很复杂。我们可以使用现场可编程门阵列作为低成本的硬件加速器，以及低成本的通用处理器，而不是高成本的专用处理器。在这项工作中，我们采用了一个高效的Strassens算法矩阵乘法和一个高效的运行时间可重构的浮点乘法器矩阵元素乘法。该运行时间可重构浮点乘法器是用自定义浮点格式实现的，适用于变精度应用。一个非常有效的组合Karatsuba算法和Urdhva Tiryagbhyam算法被用来实现二进制乘法器。该设计通过在运行时间内对自身进行重新配置，可以根据不同的精度要求有效地调整功耗和时延要求。
2019-10-26 cs.AR
Indicating Asynchronous Multipliers
乘法是几乎所有通用微处理和数字信号处理应用中都会遇到的基本算术运算，乘法是使用乘法器物理实现的。本文讨论了物理实现的指示异步乘法器，这是固有的弹性，是强大的定时，过程和参数的变化，是模块化的。我们考虑了许多弱指示异步乘法器的物理实现，采用32/28纳米CMOS工艺，通过采用阵列乘法器架构。乘法器是在一个半定制的ASIC设计风格的综合。针对数据通信，考虑了4相归零（RTZ）和4相归一（RTO）握手协议。乘法器采用强指示或弱指示全加器实现。在RTZ和RTO握手的情况下，使用强指示2输入AND函数来产生部分乘积。所考虑的全加器是由不同的指示异步逻辑设计方法得到的。在所考虑的乘法器中，发现利用偏置弱指示全加器的弱指示异步乘法器在相对于RTZ和RTO握手的周期时间和功率周期时间乘积方面是有效的。此外，发现4阶段RTO握手协议比4阶段RTZ握手协议更优选，以实现设计指标的增强优化。
2019-05-24 cs.AR
Building Reliable Arithmetic Multipliers Under NBTI Aging and Process Variations
Department of ECE, University of Houston（电子工程系，休斯顿大学）
本文提出了一种利用乘法的sign-invariance性质来缓解算术乘法器老化问题的新技术，并将其应用于 systolic arrays 中，以提高高吞吐量AI加速器的效率。
2026-05-18 cs.AI cs.AR
Accuracy-Configurable Floating-Point Multiplier Design for SRAM-Based Compute-in-Memory
Nanjing University of Science and Technology（南京理工大学）
针对SRAM存内计算中浮点运算的高开销问题，提出一种基于尾数分割的近似浮点乘法器，实现面积和功耗大幅降低且精度损失可忽略。
2026-06-07 cs.AR
Precision-Aware Variable Bit Processing Elements for Hardware-Efficient Systolic Array Designs
IIIT-Bangalore（印度信息技术学院班加罗尔分校）
本研究针对权重静止型脉动阵列的浮点数乘法器，采用NSGA-II算法优化设计，通过部分积矩阵截断与压缩器融合，实现了脉动阵列硬件效率提升且保持相当的CNN准确率。
2026-08-25 cs.AR cs.ET cs.LG
Explainable AI-Guided Efficient Approximate DNN Generation for Multi-Pod Systolic Arrays
University of Missouri（密苏里大学）
针对近似乘法器仿真效率低拖慢AxDNN优化的问题，提出结合硬件分析模型与XAI的XAI-Gen方法，可快速筛选近似层与乘法器，实现7倍能耗降低且精度损失仅1-2%，还可赋能XAI-NAS实现更高效的AxDNN架构搜索。
2025-03-20 cs.AI cs.AR cs.LG
Mitigating the Latency-Area Tradeoffs for DRAM Design with Coarse-Grained Monolithic 3D (M3D) Integration
多年来，由于DRAM行业以成本为中心的心态，DRAM延迟并未与其密度成比例地扩展。先前的工作表明，这个缺点可以通过减少DRAM访问路径的临界长度来克服。然而，这样做降低了DRAM面积效率，加剧了DRAM设计的延迟面积权衡。在本文中，我们表明，重组DRAM单元阵列使用新兴的单片3D（M3 D）集成技术可以减轻这些基本的延迟面积权衡。根据PARSEC基准测试的评估结果，与传统的2D DDR4 DRAM相比，我们设计的M3 D DRAM单元阵列组织可以减少高达9.56%的延迟，减少高达4.96%的功耗，减少高达21.21%的能量延迟积（EDP），减少高达14%的DRAM芯片面积。
2020-08-26 cs.AR
RL-MUL 2.0: Multiplier Design Optimization with Parallel Deep Reinforcement Learning and Space Reduction
The Hong Kong University of Science and Technology (Guangzhou)（香港科技大学（广州））
本文提出RL-MUL 2.0框架，利用并行深度强化学习、矩阵张量表示和设计空间剪枝优化乘法器及融合乘加设计，在面积、功耗和延迟上全面超越基线。
2024-12-27 cs.AR cs.LG
Hardware-aware Design of Multiplierless Second-Order IIR Filters with Minimum Adders
在这项工作中，我们最佳地解决了问题的无乘法器设计的二阶无限脉冲响应滤波器的加法器的数量最少。给定频率规格，我们设计了一个稳定的直接形式的滤波器与硬件感知的定点系数，产生最小数量的加法器时，取代所有的乘法位移位和加法。通常独立进行的系数设计、量化和实现现在被聚集到一个全局优化问题中，通过整数线性规划建模，并使用通用求解器有效地求解。我们保证频域规格和稳定性，这与最佳的加法器数量一起将显着简化滤波器设计者的设计空间探索。在FloPoCo IP核生成器中实现最佳滤波器，并为现场可编程门阵列进行合成。相对于最先进的三步滤波器设计方法，我们的一步设计方法实现了，平均而言，减少42%的查找表的数量和21%的延迟改善。
2021-08-03 cs.AR eess.SP
Using Libraries of Approximate Circuits in Design of Hardware Accelerators of Deep Neural Networks
已经开发了近似电路以在诸如深度神经网络（DNN）的硬件加速器之类的错误恢复应用中提供功耗与服务质量之间的良好折衷。为了加速近似电路设计过程，并支持电路近似方法的公平基准测试，近似电路库已经被引入。例如，EvoApprox 8b包含数百个8位近似加法器和乘法器。通过遗传编程，我们产生了一个扩展版本的库，其中包括数千个8至128位的近似运算电路。这些电路相对于若干误差度量、功耗和其他电路参数形成帕累托前沿。在我们的案例研究中，我们展示了如何使用大量近似乘法器来执行ResNet DNN硬件加速器的弹性分析，并为给定应用选择最合适的近似乘法器。报告了在CIFAR-10基准问题上训练的ResNet DNN的各种实例的结果。
2020-04-22 cs.AR
ArithsGen: Arithmetic Circuit Generator for Hardware Accelerators
算术电路的生成器可以自动地提供算术电路的各种实现，这些实现示出关键电路参数（延迟、面积、功耗）之间的不同折衷。然而，现有的（免费）可用的发电机是有限的，如果更复杂的电路与层次结构和额外的架构优化的要求。此外，它们只支持少数几种输出格式。为了克服上述限制，我们开发了一种新的生成器的算术电路称为ArithsGen。ArithsGen可以使用基本的构建元素（如导线“与”门）生成有符号和无符号加法器和乘法器的特定架构。与现有的生成器相比，用户可以例如指定乘法器中使用的加法器的类型。该工具支持各种输出格式（Verilog、BLIF、C/C++或整数网表）。ArithsGen在通用可定制的精确和近似加法器和乘法器的合成和优化中进行了评估。此外，我们使用ArithsGen生成的电路作为种子的工具，开发自动创建近似实现的算术电路。我们发现，不同的初始电路（由ArithsGen生成）显着影响这些近似实现的属性。该工具可在https://github.com/ehw-fit/ariths-gen网站上查阅。
2022-03-09 cs.AR
Hybrid ASIC-FPAA Fabric for Performance Security Trade-off
本文提出结合ASIC与FPAA的混合架构，通过可编程TP、虚拟TP等技术混淆模拟电路拓扑，在Δ-Σ调制器上实现安全性能提升5倍且性能损失极小，解决了模拟电路的性能-安全权衡问题。
2026-08-11 cs.AR
FPGA Implementation of pipeline Digit-Slicing Multiplier-Less Radix 2 power of 2 DIF SDF Butterfly for Fourier Transform Structure
对无线通信的需求已经将通信系统推向高性能。然而，影响通信能力的主要瓶颈是快速傅里叶变换（FFT），它是大多数调制器的核心。提出了一种基于FPGA的流水线数字切片无乘法器基22 DIF（频率抽取）SDF（单路延迟反馈）蝶形FFT结构的实现方法。为了降低蝶形乘法器的计算复杂度，在流水线基22 DIF SDF FFT结构的关键路径上采用了数字切片无乘法器技术。所提出的设计集中在芯片实现的速度和有源硅面积之间的权衡。乘法器输入数据被分割成四个块，每个块具有四位，以并行方式同时处理。利用MATLAB软件对新结构进行了研究和仿真。在Xilinx ISE环境下推导了描述FFT Butterfly功能的Verilog HDL代码，并下载到Virtex II FPGA板上。因此，Virtex-II FG 456 Proto板被用于在真实硬件上实现和测试该设计。因此，根据研究结果，综合报告表明，最大时钟频率为555.75 MHz，总等效门数为32，146，与基22 DIF SDF FFT蝶形相比，有了显著的改进。与最高时钟频率仅为200.102 MHz的传统蝶形结构设计和最高时钟频率仅为221.140 MHz的传统乘法器相比，该系统具有更好的性能。
2018-06-09 cs.AR eess.SP
Area, Delay, and Energy-Efficient Full Dadda Multiplier
本文提出一种改进 Dadda 乘法器，通过半加器进位选择加法器、二进制至余1码转换器和改进 RCA 优化面积、延迟与能效，多工艺仿真验证其低功耗优势。
2023-07-11 cs.AR cs.SY eess.SY
Power-Area Efficient Serial IMPLY-based 4:2 Compressor Applied in Data-Intensive Applications
针对数据密集型应用的存储墙瓶颈，提出基于串行忆阻IMPLY的4:2压缩器并构建新型乘法器，在面积、能耗和速度等指标上较现有方案有显著提升。
2024-07-13 cs.AR cs.ET
OPTIMA: Design-Space Exploration of Discharge-Based In-SRAM Computing: Quantifying Energy-Accuracy Trade-Offs
本文提出OPTIMA建模框架，用于分析6T-SRAM存内计算中的位线放电和功耗，实现快速设计空间探索，优化出低能耗乘法器，并在量化DNN中验证了其能量-精度权衡。
2024-11-11 cs.AR cs.PF
