FPGA-Based Multiplier with a New Approximate Full Adder for Error-Resilient Applications
针对VLSI器件中乘法运算的速度与功耗瓶颈，提出采用新型近似加法器、可同时累加两位部分积的FPGA乘法器，在均值滤波器应用中实现了更低功耗与更高精度。
2025-06-11 cs.AR
A Survey on Approximate Multiplier Designs for Energy Efficiency: From Algorithms to Circuits
本文综述了从算法到电路层面的近似乘法器设计技术，通过实现代表性设计评估其对准确性和能效的影响，并探讨其在机器学习等高层应用中通过轻微精度损失换取能效提升的部署潜力。
2023-06-29 cs.AR
Low Error-Rate Approximate Multiplier Design for DNNs with Hardware-Driven Co-Optimization
Fudan University（复旦大学）
本文提出了两种近似的3*3乘法器，在ASAP-7 nm工艺库上的综合结果表明，与精确乘法器相比，它们的面积分别减少了31.38%和36.17%，功耗分别减少了36.73%和35.66%。它们可以与2*2乘法器聚合，以基于DNN权重的分布产生具有低出错率的8*8乘法器。我们提出了一种硬件驱动的软件协同优化方法，通过再训练来提高DNN的精度。基于提出的两个近似3位乘法器，三个近似8位乘法器，具有较低的出错率设计DNN。与精确的8位无符号乘法器相比，我们的设计可以在公共数据集上实现比其他近似乘法器显著的优势。
2022-11-16 cs.AR cs.LG
Fast and Low-Cost Approximate Multiplier for FPGAs using Dynamic Reconfiguration
本文提出一种基于FPGA动态重配置LUT的近似乘法器，用于机器学习，在INT8精度下相比标准乘法器核节省64%-67%的LUT资源，且精度损失低于0.33%。
2023-10-16 cs.AR
RAPID: AppRoximAte Pipelined Soft Multipliers and Dividers for High-Throughput and Energy-Efficiency
容错应用的快速更新以及对高吞吐量的追求促使现场可编程门阵列（FPGA）设计快速近似功能单元。提出不精确函数技术的研究有三个缺点：第一，大多数不精确乘法器和除法器是专用于专用集成电路（ASIC）平台的。第二，最先进的（SoA）近似单元被替换，主要是在多内核应用程序的单个内核中。此外，端到端的评估采用的是结果的质量（QoR），而不是整体获得的性能。最后，现有的不精确的组件没有被设计为支持流水线方法，流水线方法可以提高操作频率/吞吐量，包括分区的应用程序。在本文中，我们提出了快速，第一个流水线近似乘法器和除法器的架构，定制的FPGA。所提出的单元有效地利用6输入查找表（6-LUT）和快速进位链来实现Mitchell的近似算法。我们的新的误差细化方案不仅具有可以忽略不计的开销在基线米切尔的方法，但也提高了其准确性为99.4%的任意大小的乘法和除法。实验结果表明，建议的流水线和非流水线的快速乘法器和除法器的效率准确的同行。此外，在生物信号处理、图像处理和无人机（UAV）移动目标跟踪领域的三个多内核应用中部署的RAPID的端到端评估表明，与精确内核相比，面积、延迟和面积延迟乘积（ADP）分别提高了45%，而QoR的损失可以忽略不计。
2022-06-28 cs.AR
FPGA Based Efficient Multiplier for Image Processing Applications Using Recursive Error Free Mitchell Log Multiplier and KOM Architecture
数字图像处理应用，如医学成像、卫星成像、生物特征图像等，依靠乘法器来提高图像质量。然而，现有的乘法技术在输出中引入误差，消耗更多的时间，因此必须设计无误差的高速乘法器。本文提出了一种基于FPGA的递归无误差米切尔对数乘法器（REFMLM）的图像滤波器。在高阶Karastuba-Ofman乘法器（KOM）结构中引入误差校正项，设计了2 × 2无误差的Mitchell对数乘法器。将高阶KOM乘法器按基2分解为若干个低阶KOM乘法器，直至用无误差的Mitchell对数乘法器设计出2 × 2阶基本乘法器块。对8 × 8 REFMLM进行了高斯滤波器去除指纹图像中噪声的测试。乘法器是使用Spartan 3 FPGA系列器件XC 3S 1500 - 5 fg 320合成的。实验结果表明，与现有的结构相比，该结构在面积利用率、速度、误码率和峰值信噪比等性能指标上都有较大的提高
2014-07-08 cs.AR
HEAM: High-Efficiency Approximate Multiplier Optimization for Deep Neural Networks
State Key Laboratory of ASIC & System, Fudan University（复旦大学专用集成电路与系统国家重点实验室）
提出一种根据操作数分布最小化平均误差的近似乘法器自动设计优化方法，在几乎不损失准确率的前提下显著降低DNN的面积、功耗和延迟。
2023-10-25 cs.AI cs.AR
ApproxTrain: Fast Simulation of Approximate Multipliers for DNN Training and Inference
UNSW Sydney（悉尼新南威尔士大学）；University of Notre Dame（圣母大学）；Garvan Institute of Medical Research（加文医学研究所）；AMD（超威半导体）
深度神经网络（DNN）的边缘训练是连续学习的理想目标;然而，它受到训练所需的巨大计算能力的阻碍。硬件近似乘法器在DNN推理加速器中显示出其获得资源效率的有效性;然而，使用近似乘法器进行训练在很大程度上尚未探索。为了构建具有支持DNN训练的近似乘法器的资源高效加速器，需要对不同DNN架构和不同近似乘法器的训练收敛性和准确性进行全面评估。本文介绍了ApproxTrain，这是一个开源框架，允许使用模拟近似乘法器快速评估DNN训练和推理。ApproxTrain与TensorFlow（TF）一样用户友好，只需要DNN架构的高级描述以及近似乘法器的C/C++功能模型。我们通过使用一种新的基于LUT的近似浮点（FP）乘法器模拟器在GPU（AMSim），提高了在乘法器级的模拟速度。ApproxTrain利用CUDA并有效地将AMSim集成到TensorFlow库中，以克服商业GPU中缺乏原生硬件近似乘法器的问题。我们使用ApproxTrain来评估DNN训练的收敛性和准确性，其中使用LeNets和ResNets架构的小型和大型数据集（包括ImageNet）的近似乘法器。评估表明，与FP 32和bfloat 16乘法器相比，收敛行为相似，测试精度变化可忽略不计。与基于CPU的近似乘法器模拟相比，GPU加速的ApproxTrain的训练和推理速度快2500倍以上。基于高度优化的闭源cuDNN/cuB…
2022-09-23 cs.AI cs.AR cs.LG
On the Approximation of Accuracy-configurable Sequential Multipliers via Segmented Carry Chains
在本文中，我们提出了一个乘法器的基础上的序列的近似积累。根据进位链的给定分裂点，本文介绍的技术允许改变累加的质量，从而改变整个乘积。我们的近似乘法器权衡精度为减少延迟（相对于一个准确的顺序乘法器），并利用固有的面积节省顺序组合的方法。我们实现了具有不同位宽和精度配置的多个版本，针对FPGA和45 nm ASIC来估计资源，功耗和延迟。我们还提出了两个误差分析所提出的设计的基础上封闭形式的分析和仿真。
2021-05-25 cs.AR
AdAM: Adaptive Fault-Tolerant Approximate Multiplier for Edge DNN Accelerators
University of Zanjan（赞詹大学）；Mälardalen University（梅拉达伦大学）；Tallinn University of Technology（塔林理工大学）
本研究提出了一款名为AdAM的新型自适应容错近似乘法器架构，专门适配基于ASIC的边缘DNN加速器。
2024-03-05 cs.AI cs.AR cs.LG
HADES: Hardware/Algorithm Co-design in DNN accelerators using Energy-efficient Approximate Alphabet Set Multipliers
提出基于字母集乘法器原理的低复杂度近似乘加单元的电路-算法协同设计HADES，通过无乘法器实现、字母感知训练及内存/近内存计算，在保持准确率的同时大幅降低DNN的能耗与数据移动成本。
2023-10-23 cs.AR
FAME: An FPGA-Based Platform for Approximate Multipliers Evaluation with Pattern-Guided DNN Retraining
University of Glasgow（格拉斯哥大学）；Heidelberg University（海德堡大学）
提出基于FPGA的FAME平台，直接硬件实现近似乘法器，加速DNN评估，并结合模式引导重训练恢复精度，在ImageNet上实现3.47倍加速和65.5%精度提升。
2026-10-16 cs.AR cs.LG cs.PF
Low Power Approximate Multiplier Architecture for Deep Neural Networks
School of Computing（计算学院）；Electrical Engineering（电气工程）；Indian Institute of Technology Mandi（印度理工学院曼迪）
本研究提出一种集成单误差4:2压缩器的8×8低功耗近似乘法器，用于DNN定制卷积层，在图像任务中兼顾精度与能效，最高节能30.24%，适用于低功耗AI硬件。
2025-08-31 cs.AI cs.AR
Using Libraries of Approximate Circuits in Design of Hardware Accelerators of Deep Neural Networks
已经开发了近似电路以在诸如深度神经网络（DNN）的硬件加速器之类的错误恢复应用中提供功耗与服务质量之间的良好折衷。为了加速近似电路设计过程，并支持电路近似方法的公平基准测试，近似电路库已经被引入。例如，EvoApprox 8b包含数百个8位近似加法器和乘法器。通过遗传编程，我们产生了一个扩展版本的库，其中包括数千个8至128位的近似运算电路。这些电路相对于若干误差度量、功耗和其他电路参数形成帕累托前沿。在我们的案例研究中，我们展示了如何使用大量近似乘法器来执行ResNet DNN硬件加速器的弹性分析，并为给定应用选择最合适的近似乘法器。报告了在CIFAR-10基准问题上训练的ResNet DNN的各种实例的结果。
2020-04-22 cs.AR
Leveraging Highly Approximated Multipliers in DNN Inference
University of Patras（帕特雷大学）；University of Calabria（卡拉布里亚大学）；Eastern Michigan University（东密歇根大学）；Southern Illinois University Carbondale（南伊利诺伊大学卡本代尔分校）；Technical University of Munich (TUM)（慕尼黑工业大学）；Karlsruhe Institute of Technology（卡尔斯鲁厄理工学院）
本文提出一种无需重训练的控制变量近似技术，使DNN加速器能利用高度近似乘法器，在降低功耗的同时显著减少近似误差并提升推理准确率。
2024-12-21 cs.AR cs.LG
HPR-Mul: An Area and Energy-Efficient High-Precision Redundancy Multiplier by Approximate Computing
针对TMR乘法器面积能耗开销大且表决器易受软错误影响的问题，提出基于近似计算的HPR-Mul，利用全精度与降精度模块及公式化简单表决器，显著降低面积、功耗并提升容错能力。
2024-10-26 cs.AR
An Architectural Error Metric for CNN-Oriented Approximate Multipliers
本研究分析了AM-CNN中的错误传播，提出架构平均错误（AME）度量评估精度下降，实验证明其优于其他度量，基于AME的二次回归模型能高效预测AM-CNN精度，比GPU仿真快约$10^{6}\ imes$。
2024-08-23 cs.AR
Run-Time-Reconfigurable Multi-Precision Floating-Point Matrix Multiplier Intellectual Property Core on FPGA
在当今世界，高功率计算应用，如图像处理，数字信号处理，图形和机器人需要巨大的计算能力。这些应用程序使用矩阵运算，特别是矩阵乘法。乘法运算需要大量的计算时间，并且在设计上也很复杂。我们可以使用现场可编程门阵列作为低成本的硬件加速器，以及低成本的通用处理器，而不是高成本的专用处理器。在这项工作中，我们采用了一个高效的Strassens算法矩阵乘法和一个高效的运行时间可重构的浮点乘法器矩阵元素乘法。该运行时间可重构浮点乘法器是用自定义浮点格式实现的，适用于变精度应用。一个非常有效的组合Karatsuba算法和Urdhva Tiryagbhyam算法被用来实现二进制乘法器。该设计通过在运行时间内对自身进行重新配置，可以根据不同的精度要求有效地调整功耗和时延要求。
2019-10-26 cs.AR
Low Power Shift and Add Multiplier Design
如今，每个电路都必须面对针对大电池寿命的便携式设备和避免过于复杂的冷却封装和可靠性问题的高端的电路的功耗问题。一般认为，在逻辑综合过程中，功率随面积而变化。这意味着更大的设计通常会消耗更多的功率。乘法器是数字信号处理器的重要核心。由于乘法器的电路复杂性，功耗和面积是乘法器设计的两个重要考虑因素。本文提出了一种低功耗、低面积的移位加法乘法器结构。为了得到低功耗低面积结构，对传统结构的修改包括减少乘法器的主要模块的开关活动，这包括减少加法器和计数器的开关活动。这种架构避免了乘法器寄存器的移位。对8位乘法器的仿真结果表明，与传统结构相比，该低功耗结构的总功耗降低了35.25%，面积减少了52.72%。此外，功耗的降低随着位宽的增加而增加。
2010-06-07 cs.AR
Approximate Signed Multiplier with Sign-Focused Compressor for Edge Detection Applications
本文提出一种带符号聚焦压缩器的近似有符号乘法器，通过截断部分积和误差补偿，在边缘检测应用中实现功耗延迟积降低29.21%、功耗降低14.39%。
2025-10-26 cs.AR cs.IT eess.IV
TRAM: Training Approximate Multiplier Structures for Low-Power AI Accelerators
Eindhoven University of Technology（埃因霍温理工大学）；University of California, Los Angeles（加州大学洛杉矶分校）；Chinese University of Hong Kong（香港中文大学）；University of Massachusetts Amherst（马萨诸塞大学阿默斯特分校）
TRAM通过联合优化近似乘法结构与AI模型参数，实现低功耗与小精度损失的平衡，实验显示在CNN和视觉Transformer上分别达到25.05%和27.09%的功耗降低。
2026-05-06 cs.AI cs.AR cs.LG
SIMDive: Approximate SIMD Soft Multiplier-Divider for FPGAs with Tunable Accuracy
Technische Universität Dresden（德累斯顿工业大学）
在无处不在的多媒体和深度神经网络（DNN）应用中，对数据级并行性和可变精度的不断增长的追求促使了单指令多数据（SIMD）架构的使用。为了缓解能源作为其主要资源的限制，近似计算已经重新出现，尽管主要是专门用于其专用集成电路（ASIC）实现。本文首次提出了一种面向现场可编程门阵列（FPGA）的SIMD结构，该结构基于新颖的可调精度乘法器和除法器。建议的混合架构实现米切尔的算法，并支持精度变化从8位到32位。从Vivado，多媒体和DNN应用程序获得的实验结果表明，所提出的架构（SISD和SIMD）的优越性，准确和国家的最先进的近似同行。特别是，所提出的SISD分频器优于Xilinx提供的精确知识产权（IP）分频器，具有4倍的速度和4.6倍的能量，并且仅容许< 0.8%的误差。此外，所提出的SIMD乘除器取代准确的SIMD乘法器，实现了高达26%，45%，36%和56%的面积，吞吐量，功率和能量的改善，分别。
2020-11-02 cs.AR cs.LG eess.IV
Positive/Negative Approximate Multipliers for DNN Accelerators
Southern Illinois University（南伊利诺伊大学）；University of Stuttgart（斯图加特大学）；Karlsruhe Institute of Technology（卡尔斯鲁厄理工学院）
最近的深度神经网络（DNN）在许多人工智能任务上都达到了超人的准确度。一些应用越来越依赖DNN来提供复杂的服务，DNN加速器正在成为现代片上系统的组成部分。DNN每个推理执行数百万次算术运算，DNN加速器集成了数千个乘法累加单元，导致能源需求增加。近似计算的原则，采用显着降低DNN加速器的能量消耗，在一些精度损失的代价。然而，最近的研究表明，复杂的DNN对近似越来越敏感。因此，当以严格的精度约束为目标时，所获得的能量节省通常是有限的。在这项工作中，我们提出了一个动态配置的近似乘法器，支持三种操作模式，即，精确、正误差和负误差。此外，我们提出了一种面向滤波器的近似方法，将权重映射到近似乘子的适当模式。我们的映射算法平衡了由于近似乘法产生的正负误差，旨在最大限度地减少能量，同时最小化总体卷积误差。我们在多个DNN和数据集上对我们的方法进行了评估，其中我们的方法在4个不同数据集上的7个NN上平均获得了18.33%的能量增益，最大精度下降仅为1%。
2021-07-20 cs.AR cs.LG
Accuracy-Configurable Floating-Point Multiplier Design for SRAM-Based Compute-in-Memory
Nanjing University of Science and Technology（南京理工大学）
针对SRAM存内计算中浮点运算的高开销问题，提出一种基于尾数分割的近似浮点乘法器，实现面积和功耗大幅降低且精度损失可忽略。
2026-06-07 cs.AR
Multiplierless Approximate 4-point DCT VLSI Architectures for Transform Block Coding
Universidade Federal de Santa Maria（圣玛丽亚联邦大学）；Universidade Federal de Pernambuco（伯南布哥联邦大学）；The University of Akron（阿克伦大学）
本文提出两种无乘法器算法用于4x4近似DCT变换编码，利用Xilinx FPGA实现1-D/2-D架构，45nm工艺在1GHz下实现125MHz块速率，动态功耗低于120mW。
2014-05-02 cs.AR cs.MM cs.NA
Approximate Multiplier Induced Error Propagation in Deep Neural Networks
The University of Sydney（悉尼大学）；University of New South Wales（新南威尔士大学）
本文提出一个分析框架，用于研究近似乘法器误差对深度神经网络准确性的影响，通过统计误差矩与失真关系的建模，提供快速估算方法。
2025-12-06 cs.AR cs.LG
Reversible Squaring Circuit For Low Power Digital Signal Processing
随着低功耗数字系统的要求越来越高，数字系统中的能量耗散是限制因素之一。可逆逻辑是减少数字电路中热量/能量耗散的替代方法之一，在生物信息学、光学信息处理、CMOS设计等方面有着非常重要的意义。本文作者提出了一种新的2位二进制平方电路的设计，该电路应用于大多数数字信号处理硬件中，使用Feynman & MUX门。所提出的平方电路具有较少的垃圾输出，恒定的输入，量子成本和总的逻辑计算，即更少的延迟相比，通过可逆乘法器的平方操作的传统方法。文中给出了仿真结果和量化结果，与以往的设计方法相比，有了很大的改进。
2014-12-17 cs.AR
A Power-Efficient Hardware Implementation of L-Mul
本文针对 L-Mul 算法提出了一种功耗高效的基于 FPGA 的 FP8 近似乘法器硬件实现，利用 AMD Xilinx UltraScale 技术进行核心计算，并在代表性神经网络模型推理中验证了其有效性与低资源占用。
2024-12-25 cs.AR
Explainable AI-Guided Efficient Approximate DNN Generation for Multi-Pod Systolic Arrays
University of Missouri（密苏里大学）
针对近似乘法器仿真效率低拖慢AxDNN优化的问题，提出结合硬件分析模型与XAI的XAI-Gen方法，可快速筛选近似层与乘法器，实现7倍能耗降低且精度损失仅1-2%，还可赋能XAI-NAS实现更高效的AxDNN架构搜索。
2025-03-20 cs.AI cs.AR cs.LG
AdaPT: Fast Emulation of Approximate DNN Accelerators in PyTorch
National Technical University of Athens（雅典国立技术大学）；Aristotle University of Thessaloniki（塞萨洛尼基亚里士多德大学）；Karlsruhe Institute of Technology（卡尔斯鲁厄理工学院）
当前最先进的技术采用近似乘法器来解决DNN加速器的高度增加的功率需求。然而，由于DNN框架中缺乏对近似算法的足够支持，评估近似DNN的准确性是很麻烦的。我们通过提出AdaPT来解决这种效率低下的问题，AdaPT是一个快速仿真框架，它扩展了PyTorch以支持近似推理和近似感知再训练。AdaPT可以无缝部署，并与大多数DNN兼容。我们评估了几个DNN模型和应用领域的框架，包括CNN，LSTM和GANs，用于一些具有不同位宽值的近似乘法器。结果显示，近似重新训练的错误恢复显著，并且相对于基线近似实现，推理时间减少了53.9倍。
2022-10-11 cs.AR cs.LG
E2AFS: Energy-Efficient Approximate Floating Point Square Rooter for Error Tolerant Computing
School of Electrical Sciences, Indian Institute of Technology Goa（印度果阿理工学院电气科学学院）
本文提出E2AFS架构，通过减少逻辑深度和开关活动，实现低功耗高效浮点平方根运算，在FPGA上实现最低动态功耗、最短关键路径延迟和最小功耗-delay积，适用于低功耗实时边缘和嵌入式平台。
2026-04-18 cs.AR
Efficient Non-linear Calculators
Scion (Rotorua)（Scion（罗托鲁瓦））；Univ of Auckland（奥克兰大学）
提出了一种在数字硬件上产生光滑非线性项的新算法。非线性本质上是二次的，并且具有对称和不对称的变体。整数（和定点）实现非常适合与ASIC或FPGA上的数字门一起使用。这些实现是无乘法器的。LSTM单元中所需的非线性输出的缩放被集成到实现中。这也不需要乘数。非线性可用作各种人工神经网络架构中的激活函数。浮点映射与其他非线性进行了比较，并进行了基准测试。结果表明，这些功能应考虑在人工神经网络的设计阶段。硬件资源的使用的实现进行了彻底的调查。我们的研究结果为边缘应用程序的实现提供了有力的支持。本文件总结了研究结果，并对我们的研究\footnote{The authors peer-reviewed manuscripts (available at https://doi.org/10.1016/j.neucom.2021.02.030) offer more detail and may be better suited for a thorough consideration}的结果进行了快速概述。
2021-09-26 cs.AR cs.LG
Area, Delay, and Energy-Efficient Full Dadda Multiplier
本文提出一种改进 Dadda 乘法器，通过半加器进位选择加法器、二进制至余1码转换器和改进 RCA 优化面积、延迟与能效，多工艺仿真验证其低功耗优势。
2023-07-11 cs.AR cs.SY eess.SY
Precision-Aware Variable Bit Processing Elements for Hardware-Efficient Systolic Array Designs
IIIT-Bangalore（印度信息技术学院班加罗尔分校）
本研究针对权重静止型脉动阵列的浮点数乘法器，采用NSGA-II算法优化设计，通过部分积矩阵截断与压缩器融合，实现了脉动阵列硬件效率提升且保持相当的CNN准确率。
2026-08-25 cs.AR cs.ET cs.LG
