AMR-MUL: An Approximate Maximally Redundant Signed Digit Multiplier
在本文中，我们提出了一种节能，但高速近似最大冗余符号数（MRSD）乘法器（称为AMR-MUL）的基础上的并行结构。对于约简阶段，我们提出了几个近似的全加器（FA）约简细胞的平均正负误差通过简化的结构，一个确切的FA细胞。这些单元的最佳选择为每个部分产品减少阶段提供了最低的可能的错误，把这个任务变成一个设计空间探索问题。我们还提供了一种分支定界设计空间探索算法，以基于预定义的约束（即，近似部分的宽度）。在不同的位数和近似边界列下，评估了所提出的（基-16）乘法器设计的有效性。结果表明，MRSD乘法器的能量消耗减少了7倍，而精度损失为1.6%。
2022-08-29 cs.AR
AMG: Automated Efficient Approximate Multiplier Generator for FPGAs via Bayesian Optimization
本文提出AMG，一个基于贝叶斯优化与并行评估的FPGA自动化近似乘法器生成器，通过简化部分积压缩中的精确半加器并保留粗粒度累加，在可接受误差下显著降低硬件成本，相比已有1167个乘法器平均改进28.70%-38.47%。
2023-10-28 cs.AR
TRAM: Training Approximate Multiplier Structures for Low-Power AI Accelerators
Eindhoven University of Technology（埃因霍温理工大学）；University of California, Los Angeles（加州大学洛杉矶分校）；Chinese University of Hong Kong（香港中文大学）；University of Massachusetts Amherst（马萨诸塞大学阿默斯特分校）
TRAM通过联合优化近似乘法结构与AI模型参数，实现低功耗与小精度损失的平衡，实验显示在CNN和视觉Transformer上分别达到25.05%和27.09%的功耗降低。
2026-05-06 cs.AI cs.AR cs.LG
Hardware-Efficient CNNs: Interleaved Approximate FP32 Multipliers for Kernel Computation
本研究提出利用交错排列的近似FP32乘法器进行CNN推理，通过近似压缩器降低硬件成本，并采用NSGA-II优化乘法器布局，以平衡精度与硬件效率。
2025-10-08 cs.AR
FPGA-Based Multiplier with a New Approximate Full Adder for Error-Resilient Applications
针对VLSI器件中乘法运算的速度与功耗瓶颈，提出采用新型近似加法器、可同时累加两位部分积的FPGA乘法器，在均值滤波器应用中实现了更低功耗与更高精度。
2025-06-11 cs.AR
A Survey on Approximate Multiplier Designs for Energy Efficiency: From Algorithms to Circuits
本文综述了从算法到电路层面的近似乘法器设计技术，通过实现代表性设计评估其对准确性和能效的影响，并探讨其在机器学习等高层应用中通过轻微精度损失换取能效提升的部署潜力。
2023-06-29 cs.AR
FAME: An FPGA-Based Platform for Approximate Multipliers Evaluation with Pattern-Guided DNN Retraining
University of Glasgow（格拉斯哥大学）；Heidelberg University（海德堡大学）
提出基于FPGA的FAME平台，直接硬件实现近似乘法器，加速DNN评估，并结合模式引导重训练恢复精度，在ImageNet上实现3.47倍加速和65.5%精度提升。
2026-10-16 cs.AR cs.LG cs.PF
Fast and Low-Cost Approximate Multiplier for FPGAs using Dynamic Reconfiguration
本文提出一种基于FPGA动态重配置LUT的近似乘法器，用于机器学习，在INT8精度下相比标准乘法器核节省64%-67%的LUT资源，且精度损失低于0.33%。
2023-10-16 cs.AR
Approximate Signed Multiplier with Sign-Focused Compressor for Edge Detection Applications
Indian Institute of Technology, Mandi（印度技术学院曼迪分校）；Sri Sivasubramaniya Nadar College of Engineering, Chennai（斯里西瓦苏布拉马尼亚纳达尔工程学院）；GVP College of Engineering, Visakhapatnam（GVP工程学院）
本文提出一种带符号聚焦压缩器的近似有符号乘法器，通过截断部分积和误差补偿，在边缘检测应用中实现功耗延迟积降低29.21%、功耗降低14.39%。
2025-10-26 cs.AR cs.IT eess.IV
Leveraging Highly Approximated Multipliers in DNN Inference
University of Patras（帕特雷大学）；University of Calabria（卡拉布里亚大学）；Eastern Michigan University（东密歇根大学）；Southern Illinois University Carbondale（南伊利诺伊大学卡本代尔分校）；Technical University of Munich (TUM)（慕尼黑工业大学）；Karlsruhe Institute of Technology（卡尔斯鲁厄理工学院）
本文提出一种无需重训练的控制变量近似技术，使DNN加速器能利用高度近似乘法器，在降低功耗的同时显著减少近似误差并提升推理准确率。
2024-12-21 cs.AR cs.LG
RAPID: AppRoximAte Pipelined Soft Multipliers and Dividers for High-Throughput and Energy-Efficiency
容错应用的快速更新以及对高吞吐量的追求促使现场可编程门阵列（FPGA）设计快速近似功能单元。提出不精确函数技术的研究有三个缺点：第一，大多数不精确乘法器和除法器是专用于专用集成电路（ASIC）平台的。第二，最先进的（SoA）近似单元被替换，主要是在多内核应用程序的单个内核中。此外，端到端的评估采用的是结果的质量（QoR），而不是整体获得的性能。最后，现有的不精确的组件没有被设计为支持流水线方法，流水线方法可以提高操作频率/吞吐量，包括分区的应用程序。在本文中，我们提出了快速，第一个流水线近似乘法器和除法器的架构，定制的FPGA。所提出的单元有效地利用6输入查找表（6-LUT）和快速进位链来实现Mitchell的近似算法。我们的新的误差细化方案不仅具有可以忽略不计的开销在基线米切尔的方法，但也提高了其准确性为99.4%的任意大小的乘法和除法。实验结果表明，建议的流水线和非流水线的快速乘法器和除法器的效率准确的同行。此外，在生物信号处理、图像处理和无人机（UAV）移动目标跟踪领域的三个多内核应用中部署的RAPID的端到端评估表明，与精确内核相比，面积、延迟和面积延迟乘积（ADP）分别提高了45%，而QoR的损失可以忽略不计。
2022-06-28 cs.AR
On the Approximation of Accuracy-configurable Sequential Multipliers via Segmented Carry Chains
在本文中，我们提出了一个乘法器的基础上的序列的近似积累。根据进位链的给定分裂点，本文介绍的技术允许改变累加的质量，从而改变整个乘积。我们的近似乘法器权衡精度为减少延迟（相对于一个准确的顺序乘法器），并利用固有的面积节省顺序组合的方法。我们实现了具有不同位宽和精度配置的多个版本，针对FPGA和45 nm ASIC来估计资源，功耗和延迟。我们还提出了两个误差分析所提出的设计的基础上封闭形式的分析和仿真。
2021-05-25 cs.AR
SIMDive: Approximate SIMD Soft Multiplier-Divider for FPGAs with Tunable Accuracy
Technische Universität Dresden（德累斯顿工业大学）
在无处不在的多媒体和深度神经网络（DNN）应用中，对数据级并行性和可变精度的不断增长的追求促使了单指令多数据（SIMD）架构的使用。为了缓解能源作为其主要资源的限制，近似计算已经重新出现，尽管主要是专门用于其专用集成电路（ASIC）实现。本文首次提出了一种面向现场可编程门阵列（FPGA）的SIMD结构，该结构基于新颖的可调精度乘法器和除法器。建议的混合架构实现米切尔的算法，并支持精度变化从8位到32位。从Vivado，多媒体和DNN应用程序获得的实验结果表明，所提出的架构（SISD和SIMD）的优越性，准确和国家的最先进的近似同行。特别是，所提出的SISD分频器优于Xilinx提供的精确知识产权（IP）分频器，具有4倍的速度和4.6倍的能量，并且仅容许< 0.8%的误差。此外，所提出的SIMD乘除器取代准确的SIMD乘法器，实现了高达26%，45%，36%和56%的面积，吞吐量，功率和能量的改善，分别。
2020-11-02 cs.AR cs.LG eess.IV
DAISM: Digital Approximate In-SRAM Multiplier-based Accelerator for DNN Training and Inference
Keio University（庆应义塾大学）；RIKEN Center for Computational Science（理化学研究所计算科学研究中心）
本文提出DAISM架构，通过在传统SRAM中实现数字近似乘法器并利用多字线激活进行位并行计算，显著提升DNN训练与推理的面积效率。
2024-01-18 cs.AR cs.LG
A Reconfigurable Multiplier Architecture for Error-Resilient Applications in RISC-V Core
Indian Institute of Technology Mandi（印度理工学院曼迪分校）
本文提出一种可重构乘法器架构，用于在能量受限的边缘AI应用中实现高效神经网络推理。该架构支持精确和近似计算，通过专用mulscr实现多精度配置，实现44%-68%的能耗降低，同时保持1.89 DMIPS/MHz的计算性能。
2026-05-09 cs.AI cs.AR
Explainable AI-Guided Efficient Approximate DNN Generation for Multi-Pod Systolic Arrays
University of Missouri（密苏里大学）
针对近似乘法器仿真效率低拖慢AxDNN优化的问题，提出结合硬件分析模型与XAI的XAI-Gen方法，可快速筛选近似层与乘法器，实现7倍能耗降低且精度损失仅1-2%，还可赋能XAI-NAS实现更高效的AxDNN架构搜索。
2025-03-20 cs.AI cs.AR cs.LG
Positive/Negative Approximate Multipliers for DNN Accelerators
Southern Illinois University（南伊利诺伊大学）；University of Stuttgart（斯图加特大学）；Karlsruhe Institute of Technology（卡尔斯鲁厄理工学院）
最近的深度神经网络（DNN）在许多人工智能任务上都达到了超人的准确度。一些应用越来越依赖DNN来提供复杂的服务，DNN加速器正在成为现代片上系统的组成部分。DNN每个推理执行数百万次算术运算，DNN加速器集成了数千个乘法累加单元，导致能源需求增加。近似计算的原则，采用显着降低DNN加速器的能量消耗，在一些精度损失的代价。然而，最近的研究表明，复杂的DNN对近似越来越敏感。因此，当以严格的精度约束为目标时，所获得的能量节省通常是有限的。在这项工作中，我们提出了一个动态配置的近似乘法器，支持三种操作模式，即，精确、正误差和负误差。此外，我们提出了一种面向滤波器的近似方法，将权重映射到近似乘子的适当模式。我们的映射算法平衡了由于近似乘法产生的正负误差，旨在最大限度地减少能量，同时最小化总体卷积误差。我们在多个DNN和数据集上对我们的方法进行了评估，其中我们的方法在4个不同数据集上的7个NN上平均获得了18.33%的能量增益，最大精度下降仅为1%。
2021-07-20 cs.AR cs.LG
HADES: Hardware/Algorithm Co-design in DNN accelerators using Energy-efficient Approximate Alphabet Set Multipliers
提出基于字母集乘法器原理的低复杂度近似乘加单元的电路-算法协同设计HADES，通过无乘法器实现、字母感知训练及内存/近内存计算，在保持准确率的同时大幅降低DNN的能耗与数据移动成本。
2023-10-23 cs.AR
Using Libraries of Approximate Circuits in Design of Hardware Accelerators of Deep Neural Networks
已经开发了近似电路以在诸如深度神经网络（DNN）的硬件加速器之类的错误恢复应用中提供功耗与服务质量之间的良好折衷。为了加速近似电路设计过程，并支持电路近似方法的公平基准测试，近似电路库已经被引入。例如，EvoApprox 8b包含数百个8位近似加法器和乘法器。通过遗传编程，我们产生了一个扩展版本的库，其中包括数千个8至128位的近似运算电路。这些电路相对于若干误差度量、功耗和其他电路参数形成帕累托前沿。在我们的案例研究中，我们展示了如何使用大量近似乘法器来执行ResNet DNN硬件加速器的弹性分析，并为给定应用选择最合适的近似乘法器。报告了在CIFAR-10基准问题上训练的ResNet DNN的各种实例的结果。
2020-04-22 cs.AR
Approximate Multiplier Induced Error Propagation in Deep Neural Networks
The University of Sydney（悉尼大学）；University of New South Wales（新南威尔士大学）
本文提出一个分析框架，用于研究近似乘法器误差对深度神经网络准确性的影响，通过统计误差矩与失真关系的建模，提供快速估算方法。
2025-12-06 cs.AR cs.LG
HPR-Mul: An Area and Energy-Efficient High-Precision Redundancy Multiplier by Approximate Computing
针对TMR乘法器面积能耗开销大且表决器易受软错误影响的问题，提出基于近似计算的HPR-Mul，利用全精度与降精度模块及公式化简单表决器，显著降低面积、功耗并提升容错能力。
2024-10-26 cs.AR
An Architectural Error Metric for CNN-Oriented Approximate Multipliers
本研究分析了AM-CNN中的错误传播，提出架构平均错误（AME）度量评估精度下降，实验证明其优于其他度量，基于AME的二次回归模型能高效预测AM-CNN精度，比GPU仿真快约$10^{6}\ imes$。
2024-08-23 cs.AR
An Energy-Efficient Generic Accuracy Configurable Multiplier Based on Block-Level Voltage Overscaling
本文提出一种块级电压过缩放的通用精度可配置乘法器，以降低控制开销并实现能耗与精度的高效权衡，在15纳米工艺下实现最高15%能耗降低和21%精度提升。
2023-07-04 cs.AR
Accuracy-Configurable Floating-Point Multiplier Design for SRAM-Based Compute-in-Memory
Nanjing University of Science and Technology（南京理工大学）
针对SRAM存内计算中浮点运算的高开销问题，提出一种基于尾数分割的近似浮点乘法器，实现面积和功耗大幅降低且精度损失可忽略。
2026-06-07 cs.AR
A New Design for Array Multiplier with Trade off in Power and Area
本文提出了一种低功耗、小面积的带进位保留加法器的阵列乘法器。与传统的并行阵列乘法器相比，该加法器省去了乘法器的最后一个加法级。传统乘法器和本文提出的乘法器都是用16 T全加器综合而成。在传输门、传输函数加法器、14-T、16-T全加器中，显示出能量效率。在所提出的4x 4乘法器中，在最后一级使用Ripple Carry Adder（RCA）添加进位位而不输出，进位被给予下一个左列输入的输入。因此，所提出的乘法器显示少56个晶体管计数，然后导致功率和面积的权衡。在2.0V电源电压下，采用0.18nm工艺的乘法器比传统乘法器功耗低13.91%，速度快34.09%，能耗低59.91%。
2011-11-30 cs.AR
AdaPT: Fast Emulation of Approximate DNN Accelerators in PyTorch
National Technical University of Athens（雅典国立技术大学）；Aristotle University of Thessaloniki（塞萨洛尼基亚里士多德大学）；Karlsruhe Institute of Technology（卡尔斯鲁厄理工学院）
当前最先进的技术采用近似乘法器来解决DNN加速器的高度增加的功率需求。然而，由于DNN框架中缺乏对近似算法的足够支持，评估近似DNN的准确性是很麻烦的。我们通过提出AdaPT来解决这种效率低下的问题，AdaPT是一个快速仿真框架，它扩展了PyTorch以支持近似推理和近似感知再训练。AdaPT可以无缝部署，并与大多数DNN兼容。我们评估了几个DNN模型和应用领域的框架，包括CNN，LSTM和GANs，用于一些具有不同位宽值的近似乘法器。结果显示，近似重新训练的错误恢复显著，并且相对于基线近似实现，推理时间减少了53.9倍。
2022-10-11 cs.AR cs.LG
Explicit Sign-Magnitude Encoders Enable Power-Efficient Multipliers
提出将定点乘法器分解为符号-幅值编码器与乘法模块并分别综合优化，在保持逻辑等价的前提下显著降低 AI 类零均值输入下的开关活动与功耗。
2025-07-24 cs.AR cs.NE cs.PF
Multiplier Design Addressing Area-Delay Trade-offs by using DSP and Logic resources on FPGAs
本文提出将小型Booth阵列作为子乘法器集成到现有拼接方法中，在用户指定DSP数量的条件下改善FPGA乘法器的面积-延迟权衡，实验证明可降低关键路径延迟并显著减少LUT资源。
2024-07-04 cs.AR
A Power-Efficient Hardware Implementation of L-Mul
本文针对 L-Mul 算法提出了一种功耗高效的基于 FPGA 的 FP8 近似乘法器硬件实现，利用 AMD Xilinx UltraScale 技术进行核心计算，并在代表性神经网络模型推理中验证了其有效性与低资源占用。
2024-12-25 cs.AR
Run-time reconfigurable multi-precision floating point multiplier design for high speed, low-power applications
浮点乘法运算在图像处理、信号处理等许多应用领域都是一种重要的运算，但不同的应用对浮点乘法运算有不同的要求。有些要求高精度，有些要求低功耗，低延迟等，但IEEE-754格式是不是真正灵活的这些规格，而且设计是复杂的。最佳的运行时间可重配置硬件实现可能需要使用自定义浮点格式，这些格式不一定遵循IEEE指定的大小。本文提出了一种基于FPGA实现的运行时间可重构浮点乘法器，它具有自定义浮点格式，可满足不同的应用需求。根据精度或应用要求，该浮点乘法器可以有6种操作模式。通过使用具有自定义IP（知识产权）的优化设计，通过在乘法之前截断输入来完成更好的实现。并结合Karatsuba算法和Urdhva-Tiryagbhyam算法（吠陀数学）实现了无符号二进制乘法器。这进一步提高了乘法器的效率。
2020-12-06 cs.AR eess.SP
Precision-Aware Variable Bit Processing Elements for Hardware-Efficient Systolic Array Designs
IIIT-Bangalore（印度信息技术学院班加罗尔分校）
本研究针对权重静止型脉动阵列的浮点数乘法器，采用NSGA-II算法优化设计，通过部分积矩阵截断与压缩器融合，实现了脉动阵列硬件效率提升且保持相当的CNN准确率。
2026-08-25 cs.AR cs.ET cs.LG
A Logic-Reuse Approach to Nibble-based Multiplier Design for Low Power Vector Computing
Division of Energy, Matters and Systems, University of Missouri-Kansas City (UMKC)（密苏里大学堪萨斯城分校能源、物质与系统分部）
本文提出了一种基于逻辑复用的多字节乘法器设计，通过预计算和复用技术实现低功耗、高效率的向量计算。
2026-02-22 cs.AR
QUADOL: A Quality-Driven Approximate Logic Synthesis Method Exploiting Dual-Output LUTs for Modern FPGAs
本文提出QUADOL方法，通过将LUT对近似合并为双输出LUT并转化为最大匹配问题，在FPGA上实现质量驱动的近似逻辑综合，可集成于现有方法，减少高达18%的LUT数量。
2025-09-09 cs.AR
E2AFS: Energy-Efficient Approximate Floating Point Square Rooter for Error Tolerant Computing
School of Electrical Sciences, Indian Institute of Technology Goa（印度果阿理工学院电气科学学院）
本文提出E2AFS架构，通过减少逻辑深度和开关活动，实现低功耗高效浮点平方根运算，在FPGA上实现最低动态功耗、最短关键路径延迟和最小功耗-delay积，适用于低功耗实时边缘和嵌入式平台。
2026-04-18 cs.AR
DOMAC: Differentiable Optimization for High-Speed Multipliers and Multiply-Accumulators
School of Software and Microelectronics, Peking University（北京大学软件与微电子学院）；School of Integrated Circuits, Anhui Polytechnic University（安徽工程大学集成电路学院）；The Chinese University of Hong Kong（香港中文大学）；Shanghai Jiao Tong University（上海交通大学）；Institute of Electronic Design Automation, Peking University（北京大学电子设计自动化研究所）；Beijing Advanced Innovation Center for Integrated Circuits（北京集成电路高精尖创新中心）；School of Electronic and Computer Engineering, Peking University（北京大学电子与计算机工程学院）；National Center of Technology Innovation for EDA（国家电子设计自动化技术创新中心）
本文提出DOMAC方法，将乘法器与MAC设计中的离散优化转化为可微连续问题，借助深度学习工具求解，在性能和面积效率上优于现有基线及商业IP。
2025-03-31 cs.AR cs.LG
Energy-Efficient and Fast Memristor-based Serial Multipliers Applicable in Image Processing
本文提出基于串行IMPLY逻辑的无符号和有符号阵列乘法器，通过引入部分积单元和重叠计算步骤，显著降低了计算步骤、能耗和忆阻器需求，并在图像处理应用中验证了其有效性。
2024-10-13 cs.AR cs.ET eess.IV
