ApproxPilot: A GNN-based Accelerator Approximation Framework
针对近似加速器设计空间大、传统优化方法成本高或精度扩展性不足的问题，提出嵌入关键路径特征的GNN预测模型，构建端到端框架ApproxPilot，在同等精度约束下实现了更优的性能与硬件开销表现。
2024-07-16 cs.AR
RAELLA: Reforming the Arithmetic for Efficient, Low-Resolution, and Low-Loss Analog PIM: No Retraining Required!
RAELLA架构通过权重编码、自适应切片和输入动态切片降低模拟值分辨率，从而在无需重新训练DNN的情况下使用低分辨率ADC，实现高效低损耗模拟PIM推理。
2023-04-17 cs.AR
AGNI: In-Situ, Iso-Latency Stochastic-to-Binary Number Conversion for In-DRAM Deep Learning
近年来，基于DRAM的存储器中处理（PIM）加速器领域的研究活动迅速增加，其中通过最小程度地改变DRAM外围设备的固有结构来利用DRAM的模拟计算能力以加速各种以数据为中心的应用。还报道了几种用于卷积神经网络（CNN）的基于DRAM的PIM加速器。其中，利用DRAM内随机算术的加速器在处理延迟和吞吐量方面显示出多方面的改进，这是由于随机算术将乘法转换为简单的逐位逻辑AND运算的能力。然而，使用DRAM中的随机算法进行CNN加速需要频繁的随机数到二进制数的转换。为此，现有技术采用基于全加器或基于串行计数器的DRAM内电路。这些电路消耗大面积并且引起长延迟。它们的DRAM内实现还需要对DRAM外围设备进行大量修改，这大大减少了在这些加速器中使用随机算法的好处。为了解决这些缺点，本文提出了一种新的基板在DRAM随机到二进制数转换称为AGNI。AGNI使用传输晶体管、电容器、编码器和电荷泵对DRAM外围设备进行了微小的修改，并将读出放大器重新用作电压比较器，以实现不同大小的输入统计操作数的原位二进制转换。
2023-02-12 cs.AR
Automatic Generation of Multi-precision Multi-arithmetic CNN Accelerators for FPGAs
University of Cambridge（剑桥大学）；Shenzhen Institutes of Advanced Technology（深圳先进技术研究院）；Microsoft Research Cambridge（微软剑桥研究院）；Imperial College London（帝国理工学院）；University of Macau（澳门大学）
现代深度卷积神经网络（CNN）对计算要求很高，但实际应用通常需要高吞吐量和低延迟。为了帮助解决这些问题，我们提出了Tomato，这是一个旨在自动生成高效CNN加速器的框架。生成的设计是流水线的，每个卷积层使用不同的算法在不同的精度。使用Tomato，我们展示了最先进的多精度多算法网络，包括在FPGA上运行的MobileNet-V1。据我们所知，这是CNN的第一个多精度多算法自动生成框架。在软件中，Tomato对预训练的网络进行微调，以使用短的2的幂和固定点权重的混合，同时将分类准确性的损失降到最低。微调的参数与模板化的硬件设计相结合，在FPGA中自动生成高效的推理电路。我们展示了我们的方法如何显着降低模型大小和计算复杂性，并允许我们将完整的ImageNet网络打包到单个FPGA上，而无需首次访问片外存储器。此外，我们还展示了Tomato如何在单个或多个FPGA上运行各种大小的网络。据我们所知，我们自动生成的加速器在延迟和吞吐量方面至少比最接近的基于FPGA的竞争对手高出2- 4倍;生成的加速器以每秒3000帧以上的速度运行ImageNet分类。
2019-10-21 cs.AR cs.LG eess.SP
DSLR-CNN: Efficient CNN Acceleration using Digit-Serial Left-to-Right Arithmetic
本文提出DSLR-CNN加速器，利用左到右最高有效位优先的数字串行算术实现数字级流水线，在AlexNet、VGG-16和ResNet-18上显著提升峰值性能与能量效率，优于传统位串行设计。
2025-01-03 cs.AR
ApproxFPGAs: Embracing ASIC-Based Approximate Arithmetic Components for FPGA-Based Systems
针对ASIC的近似电路（Approximate Circuits，AC）的发展，已经有了大量的研究。然而，以前的研究表明，基于ASIC的AC在基于FPGA的加速器中提供不对称的增益。因此，对于ASIC来说可能是帕累托最优的AC对于FPGA来说可能不是帕累托最优的。在这项工作中，我们提出了ApproxFPGA的方法，使用机器学习模型，以减少探索时间分析国家的最先进的ASIC为基础的AC，以确定一组帕累托最优的FPGA为基础的AC。我们还进行了一个案例研究，以说明通过在最先进的自动化框架中部署这些基于FPGA的帕累托最优AC来系统地生成帕累托最优近似加速器所获得的好处，这些加速器可以部署在基于FPGA的系统中以实现高性能或低功耗。
2020-04-22 cs.AR
Exploration of Unary Arithmetic-Based Matrix Multiply Units for Low Precision DL Accelerators
Department of Electrical and Computer Engineering, University of Central Florida（电气与计算机工程系，中央佛罗里达大学）
本文探讨了单元GEMM在低精度深度学习加速器中的应用，通过对比三种最新设计评估其性能与优化点。
2026-01-31 cs.AI cs.AR
Building Reliable Arithmetic Multipliers Under NBTI Aging and Process Variations
Department of ECE, University of Houston（电子工程系，休斯顿大学）
本文提出了一种利用乘法的sign-invariance性质来缓解算术乘法器老化问题的新技术，并将其应用于 systolic arrays 中，以提高高吞吐量AI加速器的效率。
2026-05-18 cs.AI cs.AR
MAx-DNN: Multi-Level Arithmetic Approximation for Energy-Efficient DNN Hardware Accelerators
National Technical University of Athens, School of Electrical and Computer Engineering（希腊雅典国家技术大学电气与计算机工程学院）；Harokopio University of Athens, Department of Informatics and Telematics（雅典霍罗科波利斯大学信息与电信学院）
本文提出MAx-DNN多级算术近似方法，通过在DNN硬件加速器中结合细粒度错误弹性与硬件近似技术，利用ROUP近似乘法器在层级、滤波器级和内核级进行分布探索，在CIFAR-10数据集上实现了高达54%的能效提升且仅损失4%准确率。
2025-06-26 cs.AR cs.LG
Stochastic Rounding: Algorithms and Hardware Accelerator
提出了用于执行随机舍入（SR）的算法和硬件加速器。主要目标是增强基于ARM M4F的多核处理器SpiNNaker2，使其具有比ARM处理器本身更灵活的舍入功能。在硬件中添加这样的加速器的动机是基于我们先前的结果，该结果显示与标准舍入到最近或位截断舍入模式相比，使用SR的定点运算中的ODE解算器的数值精度有所提高。此外，由于需要伪随机数发生器（PRNG）、多个掩码和移位指令以及加法运算，纯粹在软件中执行SR可能是昂贵的。此外，还包括四舍五入值的饱和，因为四舍五入之后通常是饱和，这在定点运算中尤其重要，因为可表示值的动态范围很窄。加速器的主要用途是舍入定点乘法器输出，ARM处理器以比参数更宽的定点格式返回未舍入的输出。
2020-06-29 cs.AR cs.NA math.NA
FireFly: A High-Throughput Hardware Accelerator for Spiking Neural Networks with Efficient DSP and Memory Optimization
针对 FPGA 上 SNN 的算术与内存效率瓶颈，本文提出 FireFly 加速器，利用 DSP48E2 优化多路复用—累加运算并设计高效内存系统，在资源受限边缘器件上实现高计算密度。
2023-06-06 cs.AR cs.NE
Implementation and Analysis of Thermometer Encoding in DWN FPGA Accelerators
Fulda University of Applied Sciences（富尔达应用科学大学）
本文提出了一种包含显式温度编码的DWN硬件生成器，通过实验表明温度编码显著增加LUT使用量，凸显了在DWN加速器中进行编码意识设计的重要性。
2025-12-17 cs.AR
From Circuits to SoC Processors: Arithmetic Approximation Techniques & Embedded Computing Methodologies for DSP Acceleration
本文提出基于近似计算、硬件加速和异构计算的算术近似技术与映射方法论，在ASIC、FPGA和VPU上实现高能效DSP与AI加速。
2023-12-22 cs.AR
Rethinking Arithmetic for Deep Neural Networks
我们考虑深度神经网络实现的效率。随着机器学习成为高性能计算的驱动力之一，硬件加速器越来越受到关注。在这些加速器中，描述神经网络的有向图可以被实现为描述布尔电路的有向图。我们使这一观察精确，自然导致实际的神经网络的离散函数的理解，并表明，所谓的二进制神经网络功能完整。一般来说，我们的研究结果表明，它是有价值的考虑布尔电路作为神经网络，导致的问题，电路拓扑结构是有前途的。我们认为，连续性是中央的学习概括，探索数据编码，网络拓扑结构和节点功能的连续性之间的相互作用，并提出了一些开放的问题，为今后的研究。作为第一步，弥合连续和布尔视图之间的差距的神经网络加速器，我们提出了一些最近的结果，我们的工作LUTNet，一种新的现场可编程门阵列推理方法。最后，我们得出结论与其他可能的富有成效的途径，研究桥梁连续和离散的神经网络的意见。
2019-09-17 cs.AR cs.LG cs.NE
Hardware Generation and Exploration of Lookup Table-Based Accelerators for 1.58-bit LLM Inference
KU Leuven（荷语鲁汶大学）
本文提出一种基于查找表的加速器设计框架，通过系统化分析揭示了三元权重计算的架构权衡，优化设计在面积上比乘法器基线减少了2.2倍，并通过基准测试证明了参数修正可进一步提升性能。
2026-04-28 cs.AR
Using Libraries of Approximate Circuits in Design of Hardware Accelerators of Deep Neural Networks
已经开发了近似电路以在诸如深度神经网络（DNN）的硬件加速器之类的错误恢复应用中提供功耗与服务质量之间的良好折衷。为了加速近似电路设计过程，并支持电路近似方法的公平基准测试，近似电路库已经被引入。例如，EvoApprox 8b包含数百个8位近似加法器和乘法器。通过遗传编程，我们产生了一个扩展版本的库，其中包括数千个8至128位的近似运算电路。这些电路相对于若干误差度量、功耗和其他电路参数形成帕累托前沿。在我们的案例研究中，我们展示了如何使用大量近似乘法器来执行ResNet DNN硬件加速器的弹性分析，并为给定应用选择最合适的近似乘法器。报告了在CIFAR-10基准问题上训练的ResNet DNN的各种实例的结果。
2020-04-22 cs.AR
Balancing Generality and Specialization: A Survey on AI Datacenter Hardware Architecture
University of Michigan（密歇根大学）
该综述将AI加速器分为四类，分析其计算、内存及互连演进，并探讨通用性与专用性权衡在数据中心规模的设计挑战。
2026-09-24 cs.AR
Rethinking LLM Inference Bottlenecks: Insights from Latent Attention and Mixture-of-Experts
本文提出通过潜在注意力和专家混合架构优化大语言模型推理瓶颈，转向高带宽互连和负载平衡以提升性能
2026-01-29 cs.AI cs.AR
FIGLUT: An Energy-Efficient Accelerator Design for FP-INT GEMM Using Look-Up Tables
本文提出FIGLUT加速器，通过基于查找表检索预计算值替代传统算术运算，并结合半尺寸LUT与解码多路复用单元，在相同精度下实现更高能效和更低困惑度。
2025-03-10 cs.AR
Reduced-Precision Floating-Point Arithmetic in Systolic Arrays with Skewed Pipelines
本文针对脉动阵列中低精度浮点链式乘加运算，提出一种倾斜流水线设计，通过为指数逻辑启用新前推路径实现相邻处理单元流水线阶段的并行执行，在极小硬件开销下显著降低矩阵乘法延迟，并在最先进CNN上实现8%至11%的能耗降低。
2023-09-08 cs.AR
Fixflow: A Framework to Evaluate Fixed-point Arithmetic in Light-Weight CNN Inference
Sharif University of Technology（谢里夫理工大学）
卷积神经网络（CNN）广泛用于物联网应用中的资源受限设备。为了减少计算复杂性和内存占用，资源受限的设备使用定点表示。与浮点表示相比，这种表示在硬件中消耗更少的面积和能量，具有类似的分类精度。然而，为了采用低精度定点表示，需要各种考虑以获得高精度。虽然提出了许多量化和重新训练技术来提高推理精度，但这些方法非常耗时，并且需要访问整个数据集。本文研究了不同定点硬件单元对CNN推理精度的影响。为此，我们提供了一个名为Fixflow的框架来评估在硬件级别执行的定点计算对CNN分类精度的影响。我们可以在硬件加速器上采用不同的定点考虑因素。这包括舍入方法和调整定点运算结果的精度。Fixflow可以确定采用不同算术单元（如截断乘数）对CNN分类准确性的影响。此外，我们评估这些单元的硬件加速器的能源和面积消耗。我们在两个常见的MNIST和CIFAR-10数据集上进行实验。我们的研究结果表明，采用不同的方法在硬件水平，特别是低精度，可以显着改变分类精度。
2023-02-19 cs.AR cs.LG
Efficient yet Accurate End-to-End SC Accelerator Design
针对前沿模型端到端随机计算神经网络加速的精度与效率平衡难题，提出基于确定性编码排序网络的加速器、SC适配模型及近似计算优化方案，通过协同优化实现高效准确的加速效果。
2024-01-27 cs.AR
Refining Datapath for Microscaling ViTs
针对ViT中Softmax、LayerNorm等复杂运算难以低精度硬件化的问题，本文采用MXInt格式量化全模型并设计定制FPGA数据通路，在精度损失低于1%下较Float16加速至少93倍。
2025-06-15 cs.AR
ReSCom: A Reconfigurable Spiking Neural Network Accelerator Using Stochastic Computing
University of Tehran（德黑兰大学）
提出ReSCom，一种基于随机计算的可重构SNN加速器，通过随机算术降低硬件复杂度，支持IF、LIF和突触神经元模型，在MNIST上达到92.80%准确率，每图仅耗0.05mJ能量。
2026-06-12 cs.AR cs.NE
Arithmetic Intensity Balancing Convolution for Hardware-aware Efficient Block Design
Nota Inc.（Nota公司）
提出算术强度平衡卷积（ABConv），通过提升总体算术强度上限，在不牺牲精度的前提下显著降低Arm Ethos-U65 NPU上的推理延迟，并成功应用于CIFAR100分类任务中的MobileNetV1和ResNet50。
2023-04-08 cs.AR cs.CV cs.LG
AdaPT: Fast Emulation of Approximate DNN Accelerators in PyTorch
National Technical University of Athens（雅典国立技术大学）；Aristotle University of Thessaloniki（塞萨洛尼基亚里士多德大学）；Karlsruhe Institute of Technology（卡尔斯鲁厄理工学院）
当前最先进的技术采用近似乘法器来解决DNN加速器的高度增加的功率需求。然而，由于DNN框架中缺乏对近似算法的足够支持，评估近似DNN的准确性是很麻烦的。我们通过提出AdaPT来解决这种效率低下的问题，AdaPT是一个快速仿真框架，它扩展了PyTorch以支持近似推理和近似感知再训练。AdaPT可以无缝部署，并与大多数DNN兼容。我们评估了几个DNN模型和应用领域的框架，包括CNN，LSTM和GANs，用于一些具有不同位宽值的近似乘法器。结果显示，近似重新训练的错误恢复显著，并且相对于基线近似实现，推理时间减少了53.9倍。
2022-10-11 cs.AR cs.LG
Implementation and Evaluation of NTT Arithmetic for ML-KEM on a CGLA
Nara Institute of Science and Technology（奈良先端科学技术大学院大学）
本文在CPU-接地线性阵列上实现了ML-KEM的NTT算术，通过拆分旋转因子和融合阶段，在FPGA和ASIC上实现了低延迟与低能耗的精确计算。
2026-09-25 cs.AR
The World Model Hardware Accelerator
针对扩散变换器推理，提出延迟优先的WMHA加速器，利用编译期已知调度、权重固定点积阵列与单遍注意力流水线，在两种配置下实现23倍误差降低，零元素故障。
2026-09-16 cs.AR
ITA: An Energy-Efficient Attention and Softmax Accelerator for Quantized Transformers
ETH Zürich（苏黎世联邦理工学院）；University of Bologna（博洛尼亚大学）
本文提出ITA加速器，通过8位量化和仅基于整数的流式softmax实现，在嵌入式系统上实现高效Transformer推理，达到16.9 TOPS/W能效和5.93 TOPS/mm²面积效率。
2023-07-10 cs.AR cs.LG
MINT: Dynamic-Precision CNN Inference with MSDF Digit-Serial Arithmetic on FPGA
University of Regensburg（雷根斯堡大学）；Chosun University（朝鲜大学）；Ostbayerische Technische Hochschule（东巴伐利亚应用技术大学）
提出MINT，一种基于从左到右算术的动态精度CNN推理加速器，通过MSDF串行并行内积单元和预算约束贪心搜索，在VGG-16和ResNet-18上实现平均5.64和6.04位精度，相比INT8吞吐量提升32.6%和26.0%，能效提升82.10%和62.90%。
2026-07-01 cs.AR math.LO math.OC
Positive/Negative Approximate Multipliers for DNN Accelerators
Southern Illinois University（南伊利诺伊大学）；University of Stuttgart（斯图加特大学）；Karlsruhe Institute of Technology（卡尔斯鲁厄理工学院）
最近的深度神经网络（DNN）在许多人工智能任务上都达到了超人的准确度。一些应用越来越依赖DNN来提供复杂的服务，DNN加速器正在成为现代片上系统的组成部分。DNN每个推理执行数百万次算术运算，DNN加速器集成了数千个乘法累加单元，导致能源需求增加。近似计算的原则，采用显着降低DNN加速器的能量消耗，在一些精度损失的代价。然而，最近的研究表明，复杂的DNN对近似越来越敏感。因此，当以严格的精度约束为目标时，所获得的能量节省通常是有限的。在这项工作中，我们提出了一个动态配置的近似乘法器，支持三种操作模式，即，精确、正误差和负误差。此外，我们提出了一种面向滤波器的近似方法，将权重映射到近似乘子的适当模式。我们的映射算法平衡了由于近似乘法产生的正负误差，旨在最大限度地减少能量，同时最小化总体卷积误差。我们在多个DNN和数据集上对我们的方法进行了评估，其中我们的方法在4个不同数据集上的7个NN上平均获得了18.33%的能量增益，最大精度下降仅为1%。
2021-07-20 cs.AR cs.LG
Quantifying the Effect of HCLs on a Fixed-Microarchitecture MXFP4 Accelerator
Otto-von-Guericke University Magdeburg（奥托·冯·格里克马格德堡大学）；Università degli Studi Guglielmo Marconi（古列尔莫·马可尼大学）
本研究通过固定微架构的MXFP4点积设计，比较多种HCLs与手写RTL，发现HCLs在面积和时序上可匹配或优于手写，选择应基于生态与接口而非QoR。
2026-09-21 cs.AR
Special Session: Approximation and Fault Resiliency of DNN Accelerators
Tallinn University of Technology（塔林理工大学）；University of Naples Federico II（那不勒斯费德里科二世大学）；Ecole Centrale de Lyon（里昂中央理工学院）；Mälardalen University（马拉达伦大学）；Politecnico di Torino（都灵理工大学）
本文研究DNN加速器的近似与故障弹性，提出用AxC算术电路仿真硬件错误，并构建基于GPU的仿真框架及细粒度故障传播与屏蔽分析方法。
2023-05-31 cs.AR cs.DC cs.LG
Medha: Microcoded Hardware Accelerator for computing on Encrypted Data
同态加密（HE）使得能够对加密数据进行计算，因此它在将计算外包到云的隐私保护方面具有巨大的潜力。硬件加速的HE是至关重要的，因为软件实现是非常缓慢的。在本文中，我们提出了设计方法，用于构建可编程硬件加速器，以加快加密数据的云端同态评估。首先，我们提出了一个分而治之的技术，使同态评价在一个大的多项式环$R_{Q,2N}$使用的硬件加速器，已建成的较小的环$R_{Q,N}$。该技术使得可以灵活地使用单个硬件加速器来支持多个HE参数集。接下来，我们提出了几种架构设计方法，我们用来实现灵活的和配置集的加速器架构，我们称之为'Medha'。在实现层次结构的每一级，我们探索并行处理的可能性。从硬件友好的并行算法的基本积木，我们逐步建立高度并行RNS多项式运算单元。接下来，这些并行单元中的许多单元优雅地互连，使得它们的互连需要最少数量的网络，从而使整个架构在平台上易于放置。对于Medha，我们采取了内存保守的设计方法，并摆脱任何片外内存访问同态评估。最后，我们在Xilinx Alveo U250 FPGA中实现Medha，并在200 MHz的时钟频率下测量微编码同态加法，乘法，密钥切换和重新缩放的分级HE方案RNS-HEAAN的时序性能。对于两个大的参数集，Medha分别实现了高达68倍和78倍的加速，而高度优化的软件实现Microsoft SEAL运行在2.3 GHz。
2022-10-12 cs.AR cs.CR
Peregrino: A Full-Hardware Accelerator for the Complete Falcon Post-Quantum Digital Signature Scheme on Resource-Constrained Edge Devices
Universidad Politécnica de Madrid（马德里理工大学）
针对Falcon后量子签名在硬件实现的难题，提出Peregrino加速器，用HDL从零设计完整方案，以模拟浮点适配无FPU边缘设备，资源占用大幅低于HLS方案，性能提升显著。
2026-09-28 cs.AR cs.CR
AI Hardware Accelerators for Large Language Models: Architectures and the Memory Wall
Shiv Nadar Institution of Eminence（Shiv Nadar卓越学院）
本综述梳理了各类面向大语言模型的AI硬件加速器架构，基于Transformer与Roofline分析指出内存是加速核心约束，对比各平台特性并展望了未来以内存为中心的异构系统发展方向。
2026-08-31 cs.AR cs.DC
HOBFLOPS CNNs: Hardware Optimized Bitslice-Parallel Floating-Point Operations for Convolutional Neural Networks
Trinity College Dublin, The University of Dublin（都柏林大学圣三一学院）；The School of Computer Science and Statistics（计算机科学与统计学院）；Institute of Technology Carlow（卡洛理工学院）
卷积神经网络（CNN）通常使用16位或32位浮点（FP）进行训练，研究人员表明，低精度浮点（FP）可以非常有效地进行推理。低精度FP可以在现场可编程门阵列（FPGA）和专用集成电路（ASIC）加速器中实现，但是现有的处理器一般不支持定制精度FP。我们提出了硬件优化的位片并行浮点运算符（HOBFLOPS），生成高效的自定义精度仿真位片并行软件FP算法的方法。我们生成定制精度FP例程，使用硬件合成设计流程进行优化以创建电路。我们提供了标准的单元库匹配的目标微处理器架构上的位操作，和代码生成器的硬件电路的位片软件等价物。我们利用位片并行来创建一个非常宽（32-512个元素）的矢量化卷积神经网络（CNN）卷积。将Arm和Intel处理器上CNN卷积中的硬件优化位片并行浮点运算符（HOBFLOPS）乘法累加（MAC）性能与Berkeley的SoftFP 16等效MAC进行比较。HOBFLOPS 16在Intel AVX 512上的性能是SoftFP 16的8倍。HOBFLOPS提供具有自定义范围和精度的任意精度FP，例如，HOBFLOPS 9在Arm Neon上的性能是HOBFLOPS 16的6倍。HOBFLOPS允许研究人员在软件CNN加速器的算法中原型化不同级别的自定义FP精度。此外，HOBFLOPS快速定制精度FP CNN在内存带宽有限的情况下可能是有价值的。
2021-02-28 cs.AR cs.LG
Correlation Manipulating Circuits for Stochastic Computing
随机计算（SC）是一种新兴的计算技术，承诺高密度，低功耗和容错的解决方案。在SC中，值被编码为一元比特流，并且SC算术电路对一个或多个比特流进行操作。在许多情况下，输入比特流必须是相关的或不相关的，以便SC算术产生准确的结果。因此，设计SC加速器的一个关键挑战是操纵SC操作之间的相关性的影响。本文提出并评估了一组新的相关操作电路来管理相关SC计算：同步器，desquerizer，和decorrelator。然后，我们使用这些电路提出改进的SC最大，最小和饱和加法器的设计。与现有的相关操作技术相比，我们的电路更准确，能效提高了3倍。在图像处理流水线的背景下，这些电路可以将总能耗降低高达24%。
2018-03-01 cs.AR eess.SP
Data-Rate-Aware High-Speed CNN Inference on FPGAs
本文提出了一种面向数据速率的CNN加速器架构，通过设计空间探索提高硬件利用率和资源效率，实现高效多像素处理。
2026-02-18 cs.AR cs.LG
Hybrid Temporal Computing for Lower Power Hardware Accelerators
本研究提出混合时序计算框架，结合时序与脉冲速率编码突破传统竞争逻辑局限，实现低功耗通用算术运算，经FIR滤波器、DCT/iDCT引擎验证，较现有设计显著降低功耗与面积。
2024-07-12 cs.AR cs.ET
MDTransformer: A Hardware-Software Co-Design of Mode-Division Photonic Transformer Accelerator with Inverse-Designed Coherent Crossbar
New York University (NYU) Abu Dhabi（纽约大学阿布扎比分校）
研究针对光子变压器加速器因有源移相器组件导致的问题，提出MDTransformer软硬件协同设计。利用模分光学数据流等执行复杂矩阵运算，形成紧凑光子张量核。实验表明其在不同工作负载下相比现有技术有面积、功耗、能源节省及延迟相当等优势，为高性能节能变压器系统提供方案。
2026-07-29 cs.AI cs.AR cs.DC
Power- and Area-Efficient Unary Sorting Architecture Using FSM-Based Unary Number Generator
本文提出一种基于有限状态机一元数生成器的升序一元排序架构，通过生成右对齐一元流实现免比较器迭代求最小值，在45nm节点下面积和功耗分别降低82%和70%，适用于资源受限的硬件系统。
2025-06-27 cs.AR
FPGN: Redefining Ultra-Fast Programmable Gate-based Neural Acceleration with Differentiable LUTs
HKUST（香港科技大学）；ETH Zurich（苏黎世联邦理工学院）；HKUST (GZ)（香港科技大学（广州））
研究旨在实现DNN纳秒级推理延迟，针对传统FPGA加速器局限，提出FPGN框架。通过硬件对齐可微公式、结构化拓扑和延迟驱动编译器，弥合差距。实验表明其相比其他加速器延迟降低205倍，LUT效率高30倍，且推理精度有竞争力。
2026-09-17 cs.AR cs.LG
ExPAN(N)D: Exploring Posits for Efficient Artificial Neural Network Design in FPGA-based Systems
TU Dresden（德累斯顿工业大学）；RWTH Aachen（亚琛工业大学）
本文提出ExPAN(N)D框架，结合Posit数制与定点算术，通过新颖的转换器和参数表示，在FPGA上实现高效ANN，显著降低存储和能耗。
2020-10-27 cs.AI cs.AR cs.ET
Hardware-software co-exploration with racetrack memory based in-memory computing for CNN inference in embedded systems
Department of Electrical and Computer Engineering, National University of Singapore（电子与计算机工程系，新加坡国立大学）；Institute of High Performance Computing, Agency for Science, Technology and Research（高性能计算研究所，科技研究局）；Institute of Computing Technology, Chinese Academy of Sciences（计算技术研究所，中国科学院）；School of Computing, National University of Singapore（计算系，新加坡国立大学）；Hong Kong University of Science and Technology（香港科学与技术大学）
本文针对嵌入式系统中CNN推理的资源受限问题，提出基于赛道存储的存内计算加速器，通过设计基础算术电路并采用硬件-软件协同设计优化系统与模型架构，在保持精度的同时显著降低面积和能耗、提升性能。
2025-07-02 cs.AI cs.AR cs.ET
Dynamically Reconfigurable Variable-precision Sparse-Dense Matrix Acceleration in Tensorflow Lite
University of Linköping（林雪平大学）；Centro de Electronica Industrial, UPM（马德里理工大学工业电子中心）
本文提出动态可重构加速器 FADES，集成于 TensorFlow Lite，通过 int8/float 精度切换在资源受限 SoC 上实现稀疏与稠密矩阵加速，性能优于脉动阵列并较 NEON RUY 库最高加速 20 倍。
2023-04-17 cs.AI cs.AR
Direct Spatial Implementation of Sparse Matrix Multipliers for Reservoir Computing
Google Brain（谷歌大脑）
储备池计算系统依赖于非常大的、稀疏的、固定的矩阵的递归乘法。我们认为，这些固定矩阵的直接空间实现最大限度地减少了在计算中执行的工作，并允许显着减少延迟和功率通过不断的传播和逻辑最小化。位串行运算使大量的静态矩阵得以实现。我们提出了我们的位串行矩阵乘法器的结构，并评估使用规范的有符号数字表示，以进一步减少逻辑利用率。我们已经在一个大型FPGA上实现了这些矩阵，并提供了一个简单且可扩展的成本模型。与GPU库相比，这些FPGA实现平均可将延迟降低50倍至86倍。与最近的稀疏DNN加速器相比，我们测量到延迟减少了4.1倍到47倍，具体取决于矩阵维度和稀疏性。FPGA解决方案的吞吐量对于各种矩阵尺寸和批量大小也具有竞争力。最后，我们讨论了这些技术可以部署在ASIC中，使它们适用于动态稀疏矩阵计算。
2021-01-21 cs.AR cs.LG
