Tempus Core: Area-Power Efficient Temporal-Unary Convolution Core for Low-Precision Edge DLAs
Carnegie Mellon University（卡内基梅隆大学）
本文提出 Tempus Core，一种基于时间-一元-二进制乘法器的高度可扩展卷积核心，可无缝集成到 NVDLA 中，在 INT8/INT4 精度下显著降低面积和功耗并提升等面积吞吐量，为边缘 AI 推理提供高效一元硬件方案。
2024-12-25 cs.AI cs.AR
TPU-Gen: LLM-Driven Custom Tensor Processing Unit Generator
New Jersey Institute of Technology（新泽西理工学院）；University of South Carolina（南卡罗来纳大学）
TPU-Gen是首个基于大语言模型的TPU自动生成框架，结合开源数据集与检索增强生成技术，将高层架构规格转化为低层实现，在面积和功耗上相比人工优化平均降低92%和96%。
2025-03-07 cs.AI cs.AR
Jack Unit: An Area- and Energy-Efficient Multiply-Accumulate (MAC) Unit Supporting Diverse Data Formats
本研究提出支持INT、FP、MX等多数据格式的面积与能效优化MAC单元Jack Unit，通过精度可扩展CSM等技术提升硬件效率，实验表明其面积、功耗优于基准，配备该单元的AI加速器能效显著提升。
2025-07-07 cs.AR
YOCO: A Hybrid In-Memory Computing Architecture with 8-bit Sub-PetaOps/W In-Situ Multiply Arithmetic for Large-Scale AI
The Hong Kong University of Science and Technology（香港科技大学）；University of Science and Technology of China（中国科学技术大学）
本文提出名为YOCO的混合存算一体AI加速器架构，通过8位原位乘法、ReRAM-SRAM混合存储及适配的注意力计算流，大幅提升了CNN与transformer模型的推理能效与吞吐量。
2025-06-11 cs.AI cs.AR
FPRaker: A Processing Element For Accelerating Neural Network Training
University of Toronto（多伦多大学）；Vector Institute（向量研究所）
我们提出FPRaker，一个处理元件组成的训练加速器。FPRaker同时处理多个浮点乘法累加运算，并将其结果累加到更高精度的累加器中。FPRaker通过利用训练过程中自然出现的值来提高训练过程中的性能和能源效率。具体地说，它将每个乘-累加的操作数的有效数处理为一系列2的有符号幂。转换为这种形式是动态完成的。这暴露了可以跳过的无效工作：编码时的值只有很少的项，其中一些可以被丢弃，因为它们会落在浮点精度有限的累加器范围之外。我们证明，FPRaker可以用来组成一个加速器的培训，它可以提高性能和能源效率相比，使用传统的浮点单元ISO计算面积的限制。我们还证明，FPRaker提供额外的好处时，训练合并修剪和量化。最后，我们展示了FPRaker自然地放大了每层使用不同精度的训练方法的性能。
2020-10-15 cs.AI cs.AR
ODIN: A Bit-Parallel Stochastic Arithmetic Based Accelerator for In-Situ Neural Network Processing in Phase Change RAM
University of Kentucky（肯塔基大学）
由于人工神经网络（ANN）在与机器学习和人工智能（AI）相关的实际应用中的使用非常迅速地增长，最近已经提出了用于ANN的几种硬件加速器设计。在本文中，我们提出了一种新的处理在内存（PIM）引擎，称为ODIN，采用混合二进制随机位并行算法在侧相变RAM（PCRAM），使所有基本的人工神经网络功能，如乘法累加（MAC），非线性激活，并汇集一个低开销的原位加速。我们映射了ODIN上的四个ANN基准应用程序，将其性能与传统的以处理器为中心的设计和基于交叉杆的原位ANN加速器进行比较。我们对所考虑的ANN拓扑结构的分析结果表明，与先前工作中基于交叉杆的原位ANN加速器相比，我们的ODIN加速器的速度至少快5.8倍，能效高23.2倍，最高可达90.8倍，能效高1554倍。
2021-03-05 cs.AI cs.AR cs.LG
Real-time Hyper-Dimensional Reconfiguration at the Edge using Hardware Accelerators
SRI International（美国斯坦福国际研究院）；Center for Vision Technologies（视觉技术中心）
在本文中，我们使用低SWaP嵌入式硬件提出了战术边缘的超维可重构分析（HyDRATE），该硬件可以在边缘利用非MAC（无浮点多重累积运算）深度神经网络（DNN）结合超维（HD）计算加速器执行实时的【形】重构。我们描述的算法，训练量化模型的生成，和模拟性能的特征提取器免费的乘法积累喂养一个多维逻辑为基础的分类器。然后，我们展示了性能如何随着超维的数量而增加。与传统DNN相比，我们描述了实现的低SWaP FPGA硬件和嵌入式软件系统，并详细介绍了实现的硬件加速器。我们讨论了测量的系统延迟和功率，噪声鲁棒性，由于使用可学习的量化和高清计算，实际与模拟系统性能的视频活动分类任务和演示的重新配置在同一个数据集。我们表明，在该领域的可重构性是通过只重新训练前馈HD分类器，而不使用梯度下降反向传播（无梯度），使用少样本学习的新类的边缘。最初的工作使用LRCN DNN，目前已扩展到使用具有改进性能的双流DNN。
2022-06-10 cs.AR cs.CV
PENDA: An Efficient Processing Element via Norm-of-Difference for Deep Learning Accelerators
Institute of Electronics, National Yang Ming Chiao Tung University（国立阳明交通大学电子研究所）
本文提出PENDA处理单元，利用余弦定理将乘法转为平方差运算，在保持精确性的同时，使深度学习加速器PE阵列的面积、能耗和时钟周期分别减少11%~36%、5%~48%和11%~19%。
2026-09-09 cs.AR
Hybrid Temporal Computing for Lower Power Hardware Accelerators
本研究提出混合时序计算框架，结合时序与脉冲速率编码突破传统竞争逻辑局限，实现低功耗通用算术运算，经FIR滤波器、DCT/iDCT引擎验证，较现有设计显著降低功耗与面积。
2024-07-12 cs.AR cs.ET
SIRA: Scaled-Integer Range Analysis for Optimizing FPGA Dataflow Neural Network Accelerators
本文提出静态分析技术 SIRA，利用区间算术获得量化张量范围、缩放与偏置，并在 FINN 中优化 FPGA 数据流加速器，显著降低 LUT、DSP 与累加器位宽。
2025-08-29 cs.AR
ATRIA: A Bit-Parallel Stochastic Arithmetic Based Accelerator for In-DRAM CNN Processing
University of Kentucky（肯塔基大学）
随着卷积神经网络（CNN）在与机器学习和人工智能（AI）相关的现实世界应用中的快速增长，最近已经提出了用于CNN推理和训练的几种硬件加速器设计。在本文中，我们提出了ATRIA，一种新的基于比特位的随机算法的In-DRAM加速器，用于CNN的节能和高速推理。ATRIA在DRAM单元阵列中采用轻量级修改来实现基于位并行随机算术的DRAM内部乘法累加（MAC）操作的加速。ATRIA通过仅在五个连续的存储器操作周期中执行16个MAC操作，显著改善了处理CNN推断的延迟、吞吐量和效率。我们在ATRIA上映射了四个基准CNN的推理任务，以将其性能与之前工作中的五个最先进的DRAM内CNN加速器进行比较。我们的分析结果表明，ATRIA在CNN推理准确性方面仅下降了3.5%，并且与先前工作中性能最好的DRAM内加速器相比，每秒帧数（FPS）和效率（FPS/W/mm 2）仍然提高了3.2倍。
2021-05-26 cs.AI cs.AR cs.LG
A Near-Sensor Processing Accelerator for Approximate Local Binary Pattern Networks
在这项工作中，提出了一种高速和节能的基于比较器的近传感器本地二进制模式加速器架构（NS-LBP），以执行一种新的本地二进制模式深度神经网络。首先，受到最近LBP网络的启发，我们设计了一个近似的，面向硬件的，和乘法累积（MAC）-免费的网络命名为Ap-LBP有效的特征提取，进一步降低计算复杂度。然后，我们开发了NS-LBP作为一个处理在SRAM单元和一个并行的内存中的LBP算法处理附近的传感器在缓存中的图像，显着降低数据传输到片外处理器的功耗。我们在MNIST和SVHN数据集上的电路到应用联合仿真结果表明，与基线CNN和LBP网络模型相比，精度略有下降，而NS-LBP实现了1.25 GHz和37.4 TOPS/W的能效。与最近最好的基于LBP的网络相比，NS-LBP将能耗降低了2.2倍，执行时间缩短了4倍。
2022-10-13 cs.AR
Beyond MACs: Deployment-Constrained Design Space Exploration for Tensorized Neural Networks
Department of Electrical；Computer Engineering, 1mm University of California, Santa Barbara, 1mm USA
本文提出了一种联合探索框架，通过统一设计空间优化张量神经网络的收缩路径、硬件架构和数据流映射，以提升边缘平台上的部署效率。
2026-11-03 cs.AI cs.AR
SqueezeJet: High-level Synthesis Accelerator Design for Deep Convolutional Neural Networks
Aristotle University of Thessaloniki（塞萨洛尼基亚里士多德大学）
深度卷积神经网络通过在诸如对象识别和目标检测之类的计算机视觉问题中提供准确得多的解决方案，已经主导了模式识别场景。这些解决方案中的大多数都需要巨大的计算成本，需要数十亿次乘法累加运算，因此，在嵌入式移动（资源-功率受限）硬件上运行的实时应用中使用它们非常具有挑战性。这项工作提出了架构，高层次的综合设计，并实现SqueezeJet，一个FPGA加速器的推理阶段的SqueezeNet DCNN架构，这是专门设计用于嵌入式系统。结果表明，与运行在嵌入式移动处理器上的SqueezeNet软件实现相比，SqueezeJet可以实现15.16倍的速度提升，而前5名的精度下降不到1%。
2018-05-06 cs.AR cs.CV
Carbon-Efficient 3D DNN Acceleration: Optimizing Performance and Sustainability
Southern Illinois University Carbondale（南方伊利诺伊大学卡罗德莱分校）；University of Patras（帕特拉斯大学）；Technical University of Munich（慕尼黑技术大学）
针对3D DNN加速器的隐含碳足迹问题，提出利用近似计算与遗传算法优化碳延迟积的方法，在保持计算精度的同时将隐含碳减少高达30%。
2025-05-29 cs.AI cs.AR
AutoMM: Energy-Efficient Multi-Data-Type Matrix Multiply Design on Heterogeneous Programmable System-on-Chip
本文提出AutoMM自动白盒框架，用于在Versal异构SoC上系统生成矩阵乘法加速器设计，在FP32、INT16和INT8上实现高吞吐量并显著提升能效。
2023-05-30 cs.AR
HYDRA: Hybrid Data Multiplexing and Run-time Layer Configurable DNN Accelerator
Centre for Advanced Electronics, IIT Indore（印度理工学院印多尔分校先进电子中心）；Center for Development of Advanced Computing, Bengaluru（班加罗尔高级计算发展中心）；NSDCS Research Group, Department of Electrical Engineering, IIT Indore（印度理工学院印多尔分校电气工程系NSDCS研究组）
本文提出HYDRA加速器，通过层多路复用和运行时配置减少边缘设备的功耗和资源消耗，提升DNN计算效率。
2024-09-08 cs.AI cs.AR cs.CV
bitSMM: A bit-Serial Matrix Multiplication Accelerator
School of Electrical Engineering；Computer Science KTH Royal Institute of Technology Stockholm, Sweden
本文提出bitSMM，一种基于流水阵列的位串行矩阵乘法加速器，支持动态 operand 精度配置，评估两种MAC变体，实现高能效的神经网络推理。
2026-03-16 cs.AR
Attacking AI Accelerators by Leveraging Arithmetic Properties of Addition
University of Houston（休斯顿大学）
本文提出一种利用加法交换性破坏AI模型核心运算的新硬件老化攻击方法，通过排列加法器输入诱导晶体管应力，导致电路延迟退化，实验表明在4年内可使推理准确率下降64%。
2026-03-28 cs.AR cs.CR
Multiscale Co-Design Analysis of Energy, Latency, Area, and Accuracy of a ReRAM Analog Neural Training Accelerator
神经网络是自然语言处理和模式识别的一种越来越有吸引力的算法。具有> 50 M参数的深度网络是通过现代GPU集群以<50 pJ/op的速度运行而实现的，最近，生产加速器能够在板级上以<5 pJ/op的速度运行。然而，随着CMOS规模的放缓，将需要新的范例来实现下几个数量级的性能功耗比增益。使用模拟电阻式存储器（ReRAM）交叉开关在加速器中执行关键矩阵运算是一个有吸引力的选择。这项工作提出了一个详细的设计，使用最先进的14/16 nm PDK的模拟交叉开关电路块的设计，以处理三个关键的内核所需的训练和推理的神经网络。给出了详细的电路和器件级能量、延迟、面积和精度分析，并与使用标准数字ReRAM和SRAM操作的相关设计进行了比较。模拟加速器与仅利用数字ReRAM的类似块相比具有270倍的能量和540倍的延迟优势，并且每个乘法和累加（MAC）仅需要11 fJ。与基于SRAM的加速器相比，能量提高了430倍，延迟提高了34倍。尽管模拟加速器中的训练精度降低，但提出了几种改进方法。与此加速器块的类似仅数字版本相比，可能的收益表明，继续优化模拟电阻式存储器是有价值的。对训练加速器的电路和器件进行了详细的分析，为进一步的体系结构级研究奠定了基础。
2018-02-17 cs.AR cs.NE
NeuroSim V1.5: Improved Software Backbone for Benchmarking Compute-in-Memory Accelerators with Device and Circuit-level Non-idealities
School of Electrical and Computer Engineering, Georgia Institute of Technology（电子工程学院，佐治亚理工学院）
NeuroSim V1.5通过整合TensorRT量化流程、灵活噪声注入方法、扩展设备支持和优化仿真速度，提升了计算在内存加速器的设计与验证能力。
2026-03-17 cs.AI cs.AR cs.LG
Positive/Negative Approximate Multipliers for DNN Accelerators
Southern Illinois University（南伊利诺伊大学）；University of Stuttgart（斯图加特大学）；Karlsruhe Institute of Technology（卡尔斯鲁厄理工学院）
最近的深度神经网络（DNN）在许多人工智能任务上都达到了超人的准确度。一些应用越来越依赖DNN来提供复杂的服务，DNN加速器正在成为现代片上系统的组成部分。DNN每个推理执行数百万次算术运算，DNN加速器集成了数千个乘法累加单元，导致能源需求增加。近似计算的原则，采用显着降低DNN加速器的能量消耗，在一些精度损失的代价。然而，最近的研究表明，复杂的DNN对近似越来越敏感。因此，当以严格的精度约束为目标时，所获得的能量节省通常是有限的。在这项工作中，我们提出了一个动态配置的近似乘法器，支持三种操作模式，即，精确、正误差和负误差。此外，我们提出了一种面向滤波器的近似方法，将权重映射到近似乘子的适当模式。我们的映射算法平衡了由于近似乘法产生的正负误差，旨在最大限度地减少能量，同时最小化总体卷积误差。我们在多个DNN和数据集上对我们的方法进行了评估，其中我们的方法在4个不同数据集上的7个NN上平均获得了18.33%的能量增益，最大精度下降仅为1%。
2021-07-20 cs.AR cs.LG
Bit-Accurate Modeling of GPU Matrix Multiply-Accumulate Units: Demystifying Numerical Discrepancy and Accuracy
NVIDIA（英伟达）；AMD（超微半导体）
本文提出CLFP框架，构建了十种GPU架构的MMA操作位精确算术模型，揭示了四个精度瓶颈和一个数值不对称设计，为未来MMA单元设计提供指导。
2026-09-29 cs.AR cs.LG cs.NA
FATE: Fast and Accurate Timing Error Prediction Framework for Low Power DNN Accelerator Design
New York University（纽约大学）
深度神经网络（DNN）越来越多地在特定于应用的硬件上加速，例如专为深度学习设计的Google TPU。时序推测是进一步提高DNN加速器能效的一种有前途的方法。时序推测的架构探索需要详细的门级时序仿真，这对于执行数百万次乘法和累加（MAC）运算的大型DNN来说可能很耗时。在本文中，我们提出了FATE，这是一种新的方法，可以快速准确地模拟DNN加速器（如Google TPU）的时序。FATE提出了两个新颖的想法：（i）DelayNet，用于MAC单元的基于DNN的定时模型;以及（ii）统计采样方法，其减少了执行定时仿真的MAC操作的数量。我们表明，FATE的结果在8倍-58倍之间的时间模拟加速，同时引入小于2%的误差，在分类精度估计。我们通过与使用2的补码（2C）算法的传统DNN加速器进行比较来演示FATE的使用，并使用带符号幅度表示（SMR）的替代实现。我们表明，SMR的实现提供了18%以上的节能相同的分类精度比2C，结果可能是独立的利益。
2018-07-02 cs.AR cs.LG cs.NE
High-Performance NTT Accelerators for PQC leveraging Unified Redundant Arithmetic and Fine-Tuned Microarchitecture
Democritus University of Thrace（德谟克利特色雷斯大学）；Nokia Bell Labs（诺基亚贝尔实验室）
提出基于统一冗余数表示和优化蝶形单元的并行迭代NTT/INTT加速器，消除模约简和校正开销，集成逆变换缩放，实现高频率和低资源消耗的FPGA实现。
2026-07-02 cs.AR cs.CR
HADES: Hardware/Algorithm Co-design in DNN accelerators using Energy-efficient Approximate Alphabet Set Multipliers
提出基于字母集乘法器原理的低复杂度近似乘加单元的电路-算法协同设计HADES，通过无乘法器实现、字母感知训练及内存/近内存计算，在保持准确率的同时大幅降低DNN的能耗与数据移动成本。
2023-10-23 cs.AR
ScaleLUT: A Fully-Parallel Configurable LUT-Based Accelerator for Real-Time Multi-Scale Super-Resolution
The University of Hong Kong (HKU)（香港大学）；Southern University of Science and Technology（南方科技大学）
ScaleLUT提出一种硬件友好的LUT设计框架与全并行可重构加速器，通过YUV域策略、二次幂内核和旋转集成降低存储与计算，在FPGA上实现实时4K多尺度SR，显著减少资源与功耗。
2026-09-16 cs.AR
Reduced-Precision Floating-Point Arithmetic in Systolic Arrays with Skewed Pipelines
本文针对脉动阵列中低精度浮点链式乘加运算，提出一种倾斜流水线设计，通过为指数逻辑启用新前推路径实现相邻处理单元流水线阶段的并行执行，在极小硬件开销下显著降低矩阵乘法延迟，并在最先进CNN上实现8%至11%的能耗降低。
2023-09-08 cs.AR
Stella Nera: A Differentiable Maddness-Based Hardware Accelerator for Efficient Approximate Matrix Multiplication
Integrated Systems Laboratory ETH Zurich（ETH Zurich 系统整合实验室）；Computing Systems Lab Zurich Research Center, Huawei Technologies（华为技术 Zurich 研究中心计算系统实验室）；University of Bologna（博洛尼亚大学）
本文提出首个基于 Maddness 的矩阵乘法加速器 Stella Nera，并引入可微分近似以支持梯度微调，实现 161 TOp/s/W 能效和 CIFAR-10 92.5% Top-1 准确率。
2025-07-25 cs.AR cs.CV cs.LG
BRAMAC: Compute-in-BRAM Architectures for Multiply-Accumulate on FPGAs
本文提出BRAMAC架构，通过在BRAM虚拟阵列中采用混合位串行与位并行数据流实现乘加计算，在不影响主阵列读写的同时显著提升了FPGA上DNN推理的MAC吞吐量并实现加速。
2023-04-08 cs.AR
Towards Power Efficient DNN Accelerator Design on Reconfigurable Platform
现场可编程门阵列（FPGA）的指数级出现加速了深度神经网络（DNN）硬件实现的研究。在所有DNN处理器中，特定领域的架构，例如Google的张量处理器单元（TPU），已经超过了传统的GPU。然而，在可重构硬件中实现TPU应该强调节能以满足绿色计算的要求。电压缩放是一种流行的节能方法，在FPGA中可能有点关键，因为如果不以适当的方式进行，它可能会导致时序故障。在这项工作中，我们提出了一个超低功耗FPGA实现的TPU边缘应用。我们将TPU的收缩阵列划分为不同的FPGA分区，其中每个分区使用不同的近阈值（NTC）偏置电压来运行其FPGA内核。每个分区的偏置电压粗略计算所提出的静态计划。然而，偏置电压的进一步校准是通过所提出的运行时间方案来完成的。基于乘法累加器（MAC）不同设计路径的最小松弛值的四种聚类算法研究了FPGA的划分。为了克服由NTC引起的定时故障，具有较高最小松弛的MAC被放置在较低电压分区中，并且具有较低最小松弛路径的MAC被放置在较高电压分区中。该架构在商业平台Vivado和学术平台VTR中进行了仿真，Vivado采用Xilinx Artix-7 FPGA，VTR采用22 nm、45 nm、130 nm FPGA。仿真结果证实了电压缩放TPU在FPGA中的实现，也证明了其功率效率。
2022-02-14 cs.AR
SF-MMCN: Low-Power Sever Flow Multi-Mode Diffusion Model Accelerator
Chang Gung University（长庚大学）；Singapore University of Technology and Design（新加坡科技设计大学）
本文提出SF-MMCN加速器，通过引入服务器流和流水线技术减少处理单元数量，在TSMC 90nm工艺下实现功耗降低92%、面积减少70%且效率提升81倍。
2024-09-26 cs.AR cs.CV
Low Latency CMOS Hardware Acceleration for Fully Connected Layers in Deep Neural Networks
提出了一种新型的低延迟CMOS硬件加速器，用于深度神经网络（DNN）中的全连接（FC）层。FC加速器FC-ACCL基于128个用于矩阵向量乘法的8x8或16x16处理元件（PE），以及128个乘法累加（MAC）单元，其与128个用于存储预训练权重的高带宽存储器（HBM）单元集成。本文介绍了CMOS ASIC实现的微架构细节，并将模拟性能与AlexNet和VGG 16的DNN最新硬件加速器进行了比较。当比较4096 - 1000 FC8层的模拟处理延迟时，我们的FC-ACCL能够实现48.4 GOPS（100 MHz时钟），这比最近的FC8层加速器在150 MHz时钟下的28.8 GOPS有所改善。我们通过充分利用HBM单元在1个周期内存储和读出列特定的FClayer权重，并采用新的列-行-列调度，并实现最大并行数据路径，以使用相应的MAC和PE单元处理这些权重，实现了这一显著的改进。当放大到128个16x16 PE时，对于16x16的权重块，与使用压缩的替代EIE解决方案相比，该设计可以将大型FC6层的延迟在AlexNet中减少60%，在VGG16中减少3%。
2020-11-25 cs.AR cs.NE eess.SP
MAC-DO: An Efficient Output-Stationary GEMM Accelerator for CNNs Using DRAM Technology
针对DRAM原位加速器利用率低和MAC操作周期长的问题，提出MAC-DO，利用双1T1C单元和电荷引导模拟计算实现单周期多位MAC，提升吞吐量和能效。
2024-02-07 cs.AR cs.DC cs.NE
GCN-ABFT: Low-Cost Online Error Checking for Graph Convolutional Networks
Democritus University of Thrace（德谟克利特色雷斯大学）；Siemens EDA（西门子EDA）
针对GCN加速器中随机硬件故障的计算错误检测开销问题，提出GCN-ABFT方法，通过直接计算单层内三矩阵乘积的校验和，在保持故障检测精度的同时平均减少21%以上的校验和计算操作。
2024-12-24 cs.AR cs.LG
Loom: Exploiting Weight and Activation Precisions to Accelerate Convolutional Neural Networks
University of Toronto（多伦多大学）
介绍了一种用于卷积神经网络（CNN）的硬件推理加速器Loom（LM）。在LM中，可以节省的每一位数据精度都转化为成比例的性能增益。具体来说，对于卷积层，LM的执行时间与权重和激活的精度成反比。对于全连接层，LM的性能与权重的精度成反比。LM的目标是面积和带宽受限的片上系统设计，例如那些在移动设备上无法负担存储片上每层所需的多兆字节缓冲区的设计。因此，在给定数据带宽预算的情况下，LM相对于等效的位并行加速器提高了能量效率和性能。对于权重和激活，LM可以利用轮廓导出的每层精度。然而，在运行时，LM进一步以比层粒度小得多的粒度调整激活精度。此外，它可以自然地以比层更小的粒度利用权重精度可变性。平均而言，在几个图像分类CNN中，对于每个周期可以执行相当于128个16 b x 16 b乘法累加操作的配置，LM的性能比最先进的位并行加速器[1]高出4.38倍，而精度没有任何损失，同时能效高出3.54倍。LM可以在执行性能和能源效率的额外改进上权衡准确性，并且与仅针对激活精度的加速器相比是有利的。我们还研究了2位和4位LM变体，发现每周期2位变体是最节能的。
2018-05-16 cs.AR cs.DC cs.LG
TREA: Low-precision Time-Multiplexed, Resource-Efficient Edge Accelerator for Object Detection and Classification
Indian Institute of Technology Indore（印度印多尔理工学院）；University of Ljubljana（卢布尔雅那大学）
TREA通过低精度时间复用和资源高效架构，提升边缘视觉平台在面积、功耗和延迟上的性能，采用双精度SIMD乘累加单元和结构化硬件感知剪枝策略，实现显著的延迟降低和能效提升。
2026-05-08 cs.AR cs.DC cs.NA
Flex-TPU: A Flexible TPU with Runtime Reconfigurable Dataflow Architecture
University of South Carolina（南卡罗来纳大学）
针对传统TPU单一数据流限制DNN推理性能、降低计算单元利用率的问题，本文提出可在运行时按层动态切换数据流的Flex-TPU，实验显示其性能最高提升2.75倍，仅带来极小面积与功耗开销。
2024-07-11 cs.AI cs.AR cs.DC
Mixed-Signal Charge-Domain Acceleration of Deep Neural networks through Interleaved Bit-Partitioned Arithmetic
混合信号设计的低功耗潜力使其成为加速深度神经网络（DNN）的诱人选择。然而，混合信号电路遭受信息编码的有限范围、对噪声的敏感性以及模数（A/D）转换开销。本文旨在通过提供和利用以下见解来解决这些挑战：向量点积（DNN中的基本操作）可以被位划分为空间并行的低位宽操作组，并在向量的多个元素之间进行交织。因此，我们的加速器的构建块变成了一组宽而低位宽的乘法累加单元，它们在模拟域中工作，并共享单个A/D转换器。低位宽操作解决了编码范围限制并促进了噪声减轻。此外，我们利用开关电容器的设计，我们的DNN操作的位级重构。所提出的开关电容器电路在电荷域中执行组乘法，并在多个周期内将组乘法的结果累积在其电容器中。电容累积与宽位分区操作相结合，减轻了每个操作对A/D转换的需求。通过这种数学重构及其开关电容实现，我们定义了一个3D堆叠微架构，称为BIHIWE。
2019-07-12 cs.AR
Strassen Multisystolic Array Hardware Architectures
McMaster University（麦克马斯特大学）
针对Strassen矩阵乘法算法在通用硬件难以实现理论加速比的问题，提出并评估了多脉动阵列架构，可将算法复杂度降低转化为硬件资源节省，提升小矩阵计算利用率，在FPGA上实现资源优化并取得最优性能。
2025-02-14 cs.AI cs.AR cs.PF
Hardware-software co-exploration with racetrack memory based in-memory computing for CNN inference in embedded systems
Department of Electrical and Computer Engineering, National University of Singapore（电子与计算机工程系，新加坡国立大学）；Institute of High Performance Computing, Agency for Science, Technology and Research（高性能计算研究所，科技研究局）；Institute of Computing Technology, Chinese Academy of Sciences（计算技术研究所，中国科学院）；School of Computing, National University of Singapore（计算系，新加坡国立大学）；Hong Kong University of Science and Technology（香港科学与技术大学）
本文针对嵌入式系统中CNN推理的资源受限问题，提出基于赛道存储的存内计算加速器，通过设计基础算术电路并采用硬件-软件协同设计优化系统与模型架构，在保持精度的同时显著降低面积和能耗、提升性能。
2025-07-02 cs.AI cs.AR cs.ET
Hardware/Software Co-Design of RISC-V Extensions for Accelerating Sparse DNNs on FPGAs
Department of Computer Science, Friedrich-Alexander-Universität Erlangen-Nürnberg (FAU)（计算机科学系，埃朗根-纽伦堡弗里德里希-亚历山大大学）
本文提出了一种新颖的RISC-V扩展硬件/软件协同设计，通过利用FPGA位级可配置性跳过计算及可变周期乘加单元，有效加速半结构化和非结构化稀疏DNN，在TinyML应用上实现高达5倍加速且占用极少硬件资源。
2025-04-28 cs.AI cs.AR cs.LG
DHFP-PE: Dual-Precision Hybrid Floating Point Processing Element for AI Acceleration
Institute of Engineering and Technology, Devi Ahilya University, Indore, India（印度印多尔德维·阿希利亚大学工程技术学院）；NSDCS Research Group, Indian Institute of Technology Indore, India（印度理工学院印多尔分校NSDCS研究组）
本文提出一种支持FP8和FP4格式的双精度混合浮点MAC处理元件，通过创新的位分割技术实现高能效和高吞吐量的AI计算，相比现有设计在面积和功耗上分别节省60.4%和86.6%。
2026-04-08 cs.AR cs.RO eess.AS
TESSERA: A Workload-Driven Simulation and Design-Space Exploration Framework for Heterogeneous NPUs
Purdue University（普渡大学）；Intel Corporation（英特尔公司）
提出MOSAIC框架，通过分析仿真和设计空间探索，支持异构神经处理单元（HPU）的细粒度微架构设计，在20个工作负载上实现比同构基线平均46.91%的等面积能效提升。
2026-09-23 cs.AR
Energy-Efficient CNN Acceleration with MSDF Digit-Serial Arithmetic on FPGA
Faculty of Informatics and Data Science, University of Regensburg（信息与数据科学学院，莱茵河畔雷根斯堡大学）
提出融合乘加(MMA)架构，通过合并MSDF数字串行算术中的乘法和加法操作减少初始延迟，在FPGA上实现U-Net卷积层加速，能效达15.14 GOPS/W，比CPU高约8倍。
2026-06-25 cs.AR cs.CV
