Rethinking Co-design of Neural Architectures and Hardware Accelerators
Google（谷歌）
神经架构和硬件加速器一直是深度学习进步的两大驱动力。以前的工作通常试图优化给定固定模型架构的硬件或给定固定硬件的模型架构。在之前的工作中探索的主要硬件架构是FPGA。在我们的工作中，我们的目标是在行业标准的边缘加速器上优化硬件和软件配置。我们系统地研究了共同设计神经架构和硬件加速器的重要性和策略。我们提出三点意见：1）软件搜索空间必须被定制以充分利用目标硬件架构，2）对模型架构和硬件架构的搜索应该联合进行以实现两全其美，以及3）不同的用例导致非常不同的搜索结果。我们的实验表明，联合搜索方法在ImageNet top-1准确率上始终优于之前的平台感知神经架构搜索，手动构建的模型和最先进的EfficientNet。我们的方法可以在相同的精度约束下将边缘加速器的能耗降低高达2倍，同时适应模型架构和硬件加速器配置。
2021-02-17 cs.AR cs.LG
Being-ahead: Benchmarking and Exploring Accelerators for Hardware-Efficient AI Deployment
已经开发了定制的硬件加速器，以提高DNN推理和训练的性能和效率。然而，现有的硬件加速器可能并不总是适合于处理各种DNN模型，因为它们的架构范例和配置权衡是高度特定于应用的。重要的是在最早阶段对加速器候选者进行基准测试，以收集全面的性能指标并定位潜在的瓶颈。在基准测试之后还出现了进一步的需求，这需要适当的解决方案来解决瓶颈并改进针对目标工作负载的当前设计。为了实现这些目标，在本文中，我们利用名为DNNExplorer的自动化工具来对定制的DNN硬件加速器进行基准测试，并探索具有更高性能和效率的新型加速器设计。主要功能包括（1）直接支持用于DNN工作负载分析的流行机器学习框架和用于快速加速器基准测试的准确分析模型;（2）具有高维设计空间支持和细粒度可调整性的新型加速器设计范例，以克服现有的设计缺陷;以及（3）设计空间探索（DSE）引擎，通过考虑目标AI工作负载和可用硬件资源来生成优化的加速器。结果表明，采用所提出的新范式的加速器可以提供高达4.2倍的吞吐量（GOP/s），比DNNBuilder中最先进的流水线设计高出4.2倍，并且在给定相同的DNN模型和资源预算的情况下，比最近发布的HybridDNN中的通用设计高出2.0倍的效率。借助DNNExplorer的基准测试和探索功能，我们可以在构建和优化定制AI加速器方面处于领先地位，并实现更高效的AI应用程序。
2021-04-06 cs.AR
Integrated Photonic AI Accelerators under Hardware Security Attacks: Impacts and Countermeasures
本文研究集成光子AI加速器在硬件安全攻击下的漏洞，分析攻击对功率、相位分布及精度的影响，并提出相应的防御对策。
2023-09-05 cs.AR cs.CR cs.ET
VWA: Hardware Efficient Vectorwise Accelerator for Convolutional Neural Network
卷积神经网络（CNN）的硬件加速器实现了人工智能技术的实时应用。然而，大多数现有的设计遭受低硬件利用率或高面积成本，由于复杂的布线。本文提出了一种硬件高效的矢量CNN加速器，该加速器采用3 $\times$ 3滤波器优化的脉动阵列，使用1-D广播时钟产生部分和。这使得不同类型的内核可以轻松地重新配置交错输入或逐元素输入的卷积。这种简单且规则的数据流导致低面积成本，同时获得高硬件利用率。在VGG-16、ResNet-34、GoogLeNet和Mobilenet上，硬件利用率分别达到99%、97%、93.7%和94%。采用台积电40 nm工艺的硬件实现采用266.9K“与非”门数和191 KB SRAM，支持168 GOPS吞吐量，在500 MHz工作频率下运行时功耗仅为154.98 mW，具有优于其他设计的面积和功耗效率。
2022-05-02 cs.AR
CIM-Tuner: Balancing the Compute and Storage Capacity of SRAM-CIM Accelerator via Hardware-mapping Co-exploration
School of Integrated Circuits, Southeast University（东南大学集成电路学院）；National Center of Technology Innovation for EDA（EDA国家技术创新中心）；Department of Electronic Engineering, Tsinghua University（清华大学电子工程系）
CIM-Tuner通过硬件映射共探索技术，在面积约束下实现SRAM-CIM加速器计算与存储容量的平衡，提升能效和吞吐量。
2026-01-26 cs.AR
Hardware Trojan Threats to Multi-Chiplet Photonic Neural Network Accelerators
Colorado State University（科罗拉多州立大学）
本文研究多芯粒光子神经网络加速器面临的硬件木马威胁，从机密性、完整性和可用性三个维度分析其安全风险。
2026-09-09 cs.AI cs.AR cs.LG
Compiler and Hardware Co-Design for Accelerator Architectures
Technical University of Denmark（丹麦技术大学）
针对异构加速器全栈集成难的问题，提出EAAC编译器与硬件协同设计架构，基于MLIR支持快速原型，原型GEMM加速器较RISC-V基线实现28倍加速，并指出信号量分配优化方向。
2026-09-25 cs.AR
Code Transpilation for Hardware Accelerators
本文提出将代码翻译框架 Metalift 与 DNN 加速器生成器 Gemmini 集成，以简化遗留代码在硬件加速器上的重写与优化流程，降低新增指令的开发成本。
2023-08-11 cs.AR cs.PL
A Survey on Deep Learning Hardware Accelerators for Heterogeneous HPC Platforms
Politecnico di Milano（米兰理工大学）；Università di Bologna（博洛尼亚大学）；Università degli Studi di Ferrara（费拉拉大学）；Università degli Studi di Catania（卡塔尼亚大学）；Università degli Studi di Napoli Federico II（那不勒斯费德里科二世大学）；Politecnico di Torino（都灵理工大学）；Università di Roma “Tor Vergata”（罗马二大（托尔韦尔加塔大学））；Università degli Studi di Torino（都灵大学）
本文综述了面向异构HPC平台的深度学习硬件加速器，系统梳理GPU、TPU、FPGA、ASIC、RISC-V、存内计算、神经形态、量子与光子等加速技术，并分类总结近年代表性架构，为该领域提供全面参考。
2025-04-07 cs.AR cs.ET cs.LG
F-CAD: A Framework to Explore Hardware Accelerators for Codec Avatar Decoding
University of Illinois at Urbana-Champaign（伊利诺伊大学厄巴纳-香槟分校）；Facebook Reality Labs Research（Facebook现实实验室研究部）
创建具有真实感渲染的虚拟化身是提供高度沉浸式虚拟现实（VR）体验的最重要和最具挑战性的任务之一。它不仅需要复杂的基于深度神经网络（DNN）的编解码器化身解码器来确保高视觉质量和精确的运动表达，还需要高效的硬件加速器来确保使用轻量级边缘设备（如无限制的VR头显）进行流畅的实时渲染。然而，现有的硬件加速器无法提供足够的性能和效率，目标是由多分支DNN组成并需要苛刻的计算和存储器资源的解码器。为了解决这些问题，我们提出了一个自动化框架，称为F-CAD（Facebook编解码器头像加速器设计），探索和提供优化的硬件加速器编解码器头像解码。新技术包括：1）新的加速器架构，以有效地处理多分支DNN; 2）多分支动态设计空间，以实现细粒度的架构配置;以及3）有效的架构搜索，用于基于特定于应用的需求和硬件资源约束来挑选优化的硬件设计。据我们所知，F-CAD是第一个支持编解码器化身解码器硬件加速整个设计流程的自动化工具，允许在流行的机器学习框架中对解码器设计进行联合优化，以及相应的定制加速器设计，并进行周期精确评估。结果表明，F-CAD生成的加速器在运行最新的编解码器化身解码器时，可以提供高达122.1帧每秒（FPS）和91.6%的硬件效率。与最先进的设计相比，F-CAD通过针对相同的硬件设备，实现了比DNNBuilder和HybridDNN高4.0倍和2.8倍的吞吐量，高62.5%和21.2%的效…
2021-03-08 cs.AR cs.CV
HIR: An MLIR-based Intermediate Representation for Hardware Accelerator Description
边缘设备上机器学习、图像和音频处理的出现推动了对高能效定制硬件加速器的研究。虽然FPGA是节能自定义加速器的理想目标，但硬件设计的难度以及缺乏与供应商无关的标准化硬件编译基础设施阻碍了它们的采用。本文介绍了HIR，一个基于MLIR的中间表示（IR）来描述硬件加速器的设计。HIR将诸如循环和多维张量的高级语言特征与程序员定义的显式调度相结合，以提供适合于DSL编译器流水线的高级IR，而不损害对加速器的微架构的控制。HIR的显式调度允许它表达细粒度、无同步的并行性和优化，如重定时和流水线。作为MLIR的一种方言，它借鉴了从LLVM等社区学到的最佳IR实践。在提供丰富的优化机会和高级抽象的同时，HIR还支持与软件编译器基础设施共享优化、实用程序和传递。我们的实现表明，在一系列内核上，HIR代码生成器的代码生成时间平均比Xilinx Vivado HLS低1112倍，而不会影响生成硬件的质量。我们相信，这些都是重要的一步，在设计IR的硬件合成和装备领域特定的语言与生产力和执行编译路径自定义硬件加速。
2021-02-27 cs.AR cs.PL
Sustainable Hardware Specialization
本文探讨通过可重构逻辑实现可持续硬件专用化，提出分析模型评估用CGRA替代专用加速器的可持续性，发现可显著降低环境足迹。
2024-11-14 cs.AR
A Novel FPGA-based CNN Hardware Accelerator: Optimization for Convolutional Layers using Karatsuba Ofman Multiplier
本文提出一种基于FPGA的CNN硬件加速器，利用Karatsuba Ofman乘法器优化AlexNet、VGG16和VGG19的卷积层，以更少硬件资源实现高速乘法。
2024-12-29 cs.AR
Towards the Certification of Hybrid Architectures: Analysing Interference on Hardware Accelerators through PML
本文面向含多核与加速器的混合硬件平台，梳理适航认证标准，并初步映射 AMC20-152A 与 AMC20-193 的认证目标。
2024-06-18 cs.AR
HASS: Hardware-Aware Sparsity Search for Dataflow DNN Accelerator
Imperial College London（伦敦帝国学院）；University of Cambridge（剑桥大学）
本文提出硬件感知稀疏性搜索（HASS），通过软硬件协同优化为数据流加速器利用非结构化权重和激活稀疏性，相比现有设计实现1.3至4.2倍效率提升。
2024-06-05 cs.AR cs.LG
SeDA: Secure and Efficient DNN Accelerators with Hardware/Software Synergy
针对DNN加速器安全方案硬件资源需求大、内存访问开销高的问题，提出软硬件协同的SeDA，通过带宽感知加密、最优块粒度分块及多级完整性验证，在服务器和边缘NPUs上降低超12%性能开销并保障可扩展性。
2025-08-26 cs.AR
HTS: A Hardware Task Scheduler for Heterogeneous Systems
随着摩尔缩放时代的结束，应用特定的硬件加速器出现作为一个有吸引力的方式来提高我们的计算系统的性能和功率效率。具有大量硬件加速器以及多个通用CPU的大规模异构系统是一个有前途的方向，但在加速器上的任务的运行时调度和加速器的设计粒度方面提出了一些挑战。本文通过开发一个示例异构系统来解决这些挑战，该系统使多个应用程序能够共享可用的加速器。我们建议在较低的抽象设计加速器，使应用程序被分解成可以映射到几个加速器的任务。我们观察到，几个现实生活中的工作负载可以被分解为在许多工作负载之间共享的常见原语。最后，我们提出并设计了一个硬件任务调度器的启发，在乱序超标量处理器的硬件加速器，以有效地利用系统中的加速器，调度任务的乱序，甚至投机。我们评估所提出的系统在现实生活中和综合基准的基础上数字信号处理~（DSP）的应用。与在具有顺序调度的系统上执行基准测试相比，所提出的调度器在性能上实现了高达12倍的改进。
2019-06-29 cs.AR cs.OS
HybridDNN: A Framework for High-Performance Hybrid DNN Accelerator Design and Implementation
University of Illinois at Urbana-Champaign（伊利诺伊大学厄巴纳-香槟分校）；Fudan University（复旦大学）
为了加速深度神经网络（DNN）加速器设计并实现有效的实现，我们提出了HybridDNN，这是一个用于构建高性能混合DNN加速器并提供基于FPGA的硬件实现的框架。新颖的技术包括一个高度灵活和可扩展的架构与混合空间/Winograd卷积（CONV）处理引擎（PE），一个全面的设计空间探索工具，以及一个完整的设计流程，以充分支持加速器的设计和实施。实验结果表明，HybridDNN生成的加速器可以在高端FPGA（VU 9 P）和嵌入式FPGA（PYNQ-Z1）上分别提供3375.7和83.3 GOPS，与最先进的加速器设计相比，性能提高了1.8倍。这表明HybridDNN具有灵活性和可扩展性，可以针对具有截然不同的资源约束的云和嵌入式硬件平台。
2020-04-08 cs.AR cs.CV
PQC-HA: A Framework for Prototyping and In-Hardware Evaluation of Post-Quantum Cryptography Hardware Accelerators
本文提出PQC-HA框架，利用TaPaSCo和HLS从ANSI C参考实现构建Kyber与Dilithium的硬件加速器，并在真实FPGA硬件上验证功能、评估通信开销，证明其可行性。
2023-08-12 cs.AR cs.CR
Resistive Neural Hardware Accelerators
深度神经网络（DNN）作为机器学习（ML）技术的一个子集，需要学习真实世界的数据，并实时做出决策。然而，它们的广泛采用受到许多软件和硬件限制的阻碍。用于加速DNN的现有通用硬件平台正面临着与不断增长的数据量相关的新挑战，并呈指数级增加计算的复杂性。新兴的非易失性存储器（NVM）设备和存储器中处理（PIM）范例正在创建具有增加的计算和存储能力的新一代硬件架构。特别地，向基于ReRAM的存内计算的转变在实现面积和功率高效推理以及训练大规模神经网络架构方面具有巨大的潜力。这些都可以加速物联网AI技术进入我们日常生活的进程。在这次调查中，我们回顾了最先进的基于ReRAM的DNN众核加速器，并展示了它们与CMOS同行相比的优越性。该综述涵盖了DNN加速器的硬件和软件实现的不同方面，它们目前的局限性和未来的前景。特别是，加速器的比较表明，需要引入新的性能指标和基准测试标准。此外，关于加速器的有效设计的主要问题包括软件和硬件协同设计的仿真工具缺乏准确性。
2021-09-08 cs.AR cs.NE
NX-CGRA: A Programmable Hardware Accelerator for Core Transformer Algorithms on Edge Devices
NX-CGRA是一种面向边缘设备的可编程硬件加速器，通过粗粒度可重构阵列架构支持多种核心变压器算法，实现高效能与能效的平衡。
2025-11-21 cs.AR
Using Libraries of Approximate Circuits in Design of Hardware Accelerators of Deep Neural Networks
已经开发了近似电路以在诸如深度神经网络（DNN）的硬件加速器之类的错误恢复应用中提供功耗与服务质量之间的良好折衷。为了加速近似电路设计过程，并支持电路近似方法的公平基准测试，近似电路库已经被引入。例如，EvoApprox 8b包含数百个8位近似加法器和乘法器。通过遗传编程，我们产生了一个扩展版本的库，其中包括数千个8至128位的近似运算电路。这些电路相对于若干误差度量、功耗和其他电路参数形成帕累托前沿。在我们的案例研究中，我们展示了如何使用大量近似乘法器来执行ResNet DNN硬件加速器的弹性分析，并为给定应用选择最合适的近似乘法器。报告了在CIFAR-10基准问题上训练的ResNet DNN的各种实例的结果。
2020-04-22 cs.AR
Using the Abstract Computer Architecture Description Language to Model AI Hardware Accelerators
Eberhard Karls Universität Tübingen（埃伯哈德·卡尔斯大学图宾根）
针对AI硬件加速器选型与对比难度大的问题，本文提出使用抽象计算机体系结构描述语言ACADL对AI硬件加速器建模，实现DNN映射与时序仿真以获取性能结果。
2024-01-30 cs.AI cs.AR
An Efficient Sparse Hardware Accelerator for Spike-Driven Transformer
针对大模型硬件实现功耗高的问题，本文提出面向脉冲驱动Transformer的高效稀疏硬件加速器，通过新型位置编码与双脉冲自注意力模块充分利用稀疏性，实现吞吐量与能效的显著提升。
2025-01-14 cs.AR
GaborFlow: Hardware-Software Co-Optimization of Gabor Filter Accelerator Design
International Institute of Information Technology Bangalore（印度班加罗尔信息科技大学）
GaborFlow是一种软硬件协同优化框架，通过结合可训练Gabor系数、贝叶斯超参数调优与精度优化乘法器，实现了准确率98.6%、功耗降28.08%、面积减48.83%的脑肿瘤检测加速器，兼具高准确率与能效。
2026-10-14 cs.AR
Lupulus: A Flexible Hardware Accelerator for Neural Networks
Eindhoven University of Technology（埃因霍温理工大学）
神经网络对于广泛的应用来说已经变得不可或缺，但它们具有高计算和存储要求，需要从网络的算法描述到硬件实现进行优化。此外，机器学习的高创新率使得硬件实现提供高水平的可编程性以支持神经网络的当前和未来需求变得非常重要。在这项工作中，我们提出了一个灵活的硬件加速神经网络，称为Lupulus，支持各种方法调度和映射到加速器的操作。Lupulus是在28 nm FD-SOI技术中实现的，并展示了380 GOPS/GHz的峰值性能，AlexNet和VGG-16卷积层的延迟分别为21.4ms和183.6ms。
2020-05-03 cs.AR cs.CV eess.SP
SA-DS: A Dataset for Large Language Model-Driven AI Accelerator Design Generation
本文提出SA-DS数据集，基于Gemmini模板的脉动阵列设计集合，旨在促进大型语言模型在DNN硬件加速器设计生成中的应用，支持设计重用与定制，开源以推动研究。
2024-07-17 cs.AR
CRYPTONITE: Scalable Accelerator Design for Cryptographic Primitives and Algorithms
针对密码原语直线C代码直接综合导致的硬件资源占用高、性能差的问题，提出Cryptonite工具，通过验证重写识别硬件结构、探索延迟优化实现，可从C代码自动生成高效可扩展的密码硬件加速器，资源占用最高降88.88%、延迟提升54.31%。
2025-05-20 cs.AR
Hardware Accelerator for Multi-Head Attention and Position-Wise Feed-Forward in the Transformer
为深度神经网络（DNN）设计硬件加速器一直是人们非常期望的。尽管如此，大多数现有的加速器都是为卷积神经网络（CNN）或递归神经网络（RNN）构建的。最近，Transformer模型正在自然语言处理（NLP）领域取代RNN。然而，由于涉及密集的矩阵计算和复杂的数据流，Transformer模型的硬件设计还没有报道。在本文中，我们提出了两个关键组件的第一个硬件加速器，即，多头注意（MHA）ResBlock和位置前馈网络（FFN）ResBlock，它们是Transformer中最复杂的两个层。首先，提出了一种有效的方法来划分Transformer中的大型矩阵，允许两个ResBlock共享大部分硬件资源。其次，设计了计算流程，保证了脉动阵列的高硬件利用率，脉动阵列是我们设计中最大的模块。第三，对复杂的非线性函数进行了高度优化，进一步降低了硬件复杂度，也降低了整个系统的延迟。我们的设计是使用硬件描述语言（HDL）编码，并在Xilinx FPGA上进行评估。与相同设置下的GPU实现相比，所提出的设计在MHA ResBlock中的速度提高了14.6倍，在FFN ResBlock中的速度提高了3.4倍。因此，本文的工作为构建高效的多Transformer网络硬件加速器奠定了良好的基础。
2020-09-18 cs.AR eess.SP
TMA: Tera-MACs/W Neural Hardware Inference Accelerator with a Multiplier-less Massive Parallel Processor
深度神经网络的计算密集型推理任务已经迫使新的加速器架构的革命，以减少功耗以及延迟。硬件推理加速器的关键指标是每瓦乘法累加运算（MAC/W）的数量，其中，最先进的MAC/W保持数百千兆MAC/W。我们提出了一个Tera-MACS/W神经硬件推理加速器（TMA），具有8位激活和小于1字节的可扩展整数权重。该架构的主要特征是用于矩阵向量运算的可配置神经处理元件。所提出的神经处理元件具有无乘法器的大规模并行处理器，无需任何乘法即可工作，这使得它对于节能高性能神经网络应用具有吸引力。我们使用在ImageNet上训练的Alexnet对系统延迟、功耗和性能进行基准测试。最后，我们比较了我们的加速器的吞吐量和功耗，以前的作品。所提出的加速器在能量和面积方面优于现有技术，实现2.3 TMACS/W@1.0 V，65 nm CMOS技术。
2019-09-08 cs.AR cs.DC eess.SP
Multi-Objective Hardware-Mapping Co-Optimisation for Multi-DNN Workloads on Chiplet-based Accelerators
本文提出MOHaM框架，针对基于chiplet的加速器，通过定制遗传算子的多目标进化算法协同优化多DNN工作负载的硬件设计与映射，在延迟和能耗上实现帕累托最优，最高分别降低96%和96.12%。
2024-08-23 cs.AR
DANCE: Differentiable Accelerator/Network Co-Exploration
Yonsei University（延世大学）；Seoul National University（首尔国立大学）
为了应对DNN执行的不断增长的计算需求，最近的神经架构搜索（NAS）算法考虑了硬件成本指标，例如GPU延迟。为了进一步追求快速，高效的执行，DNN专用硬件加速器正在被设计用于多种用途，这远远超过了GPU的效率。然而，这些硬件相关的指标已被证明表现出与网络架构的非线性关系。因此，是针对加速器优化网络，还是针对网络优化加速器，就成了一个鸡和蛋的问题。在这种情况下，这项工作提出了DANCE，一个不同的方法对硬件加速器和网络架构设计的共同探索。DANCE的核心是一个可区分的评估器网络。通过利用神经网络对硬件评估软件进行建模，加速器架构与硬件度量之间的关系变得可区分，从而允许利用反向传播来执行搜索。与幼稚的现有方法相比，我们的方法在更短的时间内执行共同探索，同时实现更高的准确性和硬件成本指标。
2021-02-16 cs.AI cs.AR cs.LG
Hardware Efficient Accelerator for Spiking Transformer With Reconfigurable Parallel Time Step Computing
本文提出首个低功耗脉冲Transformer硬件加速器，通过IAND修改和全并行tick批处理及时间步可重构架构，实现多时间步并行处理，在28nm工艺下达到3.456 TSOPS和38.334 TSOPS/W能效。
2025-03-25 cs.AR
FireBridge: Cycle-Accurate Hardware + Firmware Co-Verification for Modern Accelerators
UC San Diego（加州大学圣地亚哥分校）
本文提出FireBridge框架，通过将固件与RTL/HLS硬件联合验证，实现加速器系统集成的高效调试，提升调试迭代速度达50倍。
2026-04-11 cs.AR
METRO: A Software-Hardware Co-Design of Interconnections for Spatial DNN Accelerators
针对分片式空间DNN加速器中传统片上网络的低效问题，提出软硬件协同设计METRO，通过解耦流量调度与硬件结构并转移至软件层，结合软件调度框架与硬件设施，实现平均56.3%的通信加速及最高73.6%的处理时间减少。
2025-02-18 cs.AR
BiKA: Kolmogorov-Arnold-Network-inspired Ultra Lightweight Neural Network Hardware Accelerator
Ruhr University Bochum, Germany（博德姆鲁尔大学）；Dresden University of Technology, Germany（德累斯顿技术大学）；Center for Scalable Data Analytics（可扩展数据与人工智能中心）
BiKA是一种受Kolmogorov-Arnold网络启发的轻量级神经网络硬件加速器，通过二值化阈值替代非线性函数，显著降低硬件资源消耗并保持高精度。
2026-02-26 cs.AI cs.AR
Photonic Reconfigurable Accelerators for Efficient Inference of CNNs with Mixed-Sized Tensors
基于光子微谐振器（MRR）的硬件加速器已被证明可以为处理深度卷积神经网络（CNN）提供破坏性的加速和能效改进。然而，以前的基于MRR的CNN加速器无法为具有混合大小张量的CNN提供有效的适应性。这样的CNN的一个示例是深度可分离的CNN。在这种不灵活的加速器上使用混合大小的张量执行CNN的推理通常会导致硬件利用率低，这会降低加速器可实现的性能和能效。在本文中，我们提出了一种新的方式，在基于MRR的CNN加速器中引入可重构性，以实现加速器硬件组件和使用硬件组件处理的CNN张量之间的大小兼容性的动态最大化。基于加速器中所用硬件组件的布局和相对位置，我们将来自先前工作的最先进的基于MRR的CNN加速器分为两类。然后，我们使用我们的方法在这两个类的加速器中引入可重构性，从而提高它们的并行性，有效映射不同大小，速度和整体能源效率的张量的灵活性。我们评估我们的可重构加速器对三个以前的作品面积比例的前景（所有加速器的硬件面积相等）。我们对四种现代CNN的推理进行的评估表明，与先前工作中基于MRR的加速器相比，我们设计的可重构CNN加速器在每秒帧数（FPS）和FPS/W方面的改进高达1.8倍。
2022-07-12 cs.AI cs.AR cs.CV
BSRA: Block-based Super Resolution Accelerator with Hardware Efficient Pixel Attention
National Yang Ming Chiao Tung University（国立阳明交通大学）
越来越多的基于卷积神经网络（CNN）的超分辨率模型被提出来以获得更好的重建效果，但其庞大的模型尺寸和复杂的结构限制了其实时硬件实现。当前的硬件设计局限于普通网络，并且具有较低的质量和高内存带宽要求。本文提出了一种具有硬件高效像素注意力的超分辨率硬件加速器，该加速器仅需要25.9K参数，结构简单，但重建图像比广泛使用的FSRCNN好0.38dB。加速器采用全模型块卷积进行全模型层融合，以减少仅对模型输入和输出的外部存储器访问。此外，CNN和像素注意力得到了具有分布式权重的PE阵列的良好支持。最终实现可以支持30帧/秒的全高清图像重建与台积电40纳米CMOS工艺。
2022-05-02 cs.AR cs.CV cs.LG
Stochastic Rounding: Algorithms and Hardware Accelerator
提出了用于执行随机舍入（SR）的算法和硬件加速器。主要目标是增强基于ARM M4F的多核处理器SpiNNaker2，使其具有比ARM处理器本身更灵活的舍入功能。在硬件中添加这样的加速器的动机是基于我们先前的结果，该结果显示与标准舍入到最近或位截断舍入模式相比，使用SR的定点运算中的ODE解算器的数值精度有所提高。此外，由于需要伪随机数发生器（PRNG）、多个掩码和移位指令以及加法运算，纯粹在软件中执行SR可能是昂贵的。此外，还包括四舍五入值的饱和，因为四舍五入之后通常是饱和，这在定点运算中尤其重要，因为可表示值的动态范围很窄。加速器的主要用途是舍入定点乘法器输出，ARM处理器以比参数更宽的定点格式返回未舍入的输出。
2020-06-29 cs.AR cs.NA math.NA
Data-Driven Offline Optimization For Architecting Hardware Accelerators
Google Research（谷歌研究院）；UC Berkeley（加州大学伯克利分校）
工业已经逐渐转向应用特定的硬件加速器，以获得更高的效率。虽然这种范式转变已经开始显示出有希望的结果，但设计人员需要花费相当大的手动工作并执行大量耗时的模拟，以找到可以在遵守设计约束的情况下加速多个目标应用的加速器。此外，这种“模拟驱动”的方法必须在每次目标应用程序集或设计约束发生变化时从头开始重新运行。另一种范例是使用“数据驱动”的离线方法，该方法利用记录的仿真数据来构建硬件加速器，而不需要任何形式的仿真。这样的方法不仅减少了对消耗运行时间的仿真的需要，而且还使得数据能够重用，并且即使在目标应用的集合改变时也适用。在本文中，我们开发了这样一种数据驱动的离线优化方法，用于设计硬件加速器，称为PRIME，享有所有这些属性。我们的方法学习一个保守的，稳健的估计所需的成本函数，利用不可行的点，并优化设计对这个估计没有任何额外的模拟器在优化过程中查询。PRIME architects加速器-针对单个和多个应用程序量身定制-将最先进的模拟驱动方法的性能提高了约1.54倍和1.20倍，同时将所需的总模拟时间分别减少了93%和99%。此外，PRIME还在zero-shot设置中为看不见的应用程序构建了有效的加速器，其性能比基于模拟的方法高出1.26倍。
2022-02-03 cs.AR cs.LG
Compiler-Driven Simulation of Reconfigurable Hardware Accelerators
Cornell University（康奈尔大学）；Xilinx Inc.（赛灵思公司(西灵克斯公司)）
随着定制的加速器设计越来越受欢迎，以跟上高性能计算的需求，它提出了挑战，现代模拟器设计，以适应这样一个大的各种各样的加速器。现有的模拟器倾向于两个极端：低级和通用的方法，如RTL模拟，可以模拟任何硬件，但需要大量的工作和较长的执行时间;和更高级别的应用程序特定的模型，可以更快，更容易使用，但需要一次性的工程工作。本文提出了一种编译器驱动的仿真工作流程，可以对可配置的硬件加速器进行建模。其核心思想是通过开发一种能够灵活地表示各种硬件结构的中间语言，将结构表示与仿真分离。我们设计的事件队列（EQueue）方言MLIR，方言，可以模拟任意硬件加速器与显式的数据移动和分布式基于事件的控制，我们还实现了一个通用的模拟引擎模型EQueue程序与混合MLIR方言代表不同的抽象层次。我们展示了两个案例研究的Eccile实现的加速器：在现代FPGA的卷积和SIMD处理器的脉动阵列。在前者中，我们表明EQueue模拟是一个国家的最先进的模拟器一样准确，同时提供更高的可扩展性和更低的迭代成本，通过编译器通过。在后者中，我们证明我们的仿真流程可以指导设计人员有效地改善他们的设计使用可视化的仿真输出。
2022-02-01 cs.AR cs.LG cs.PL
Implementation and Analysis of Thermometer Encoding in DWN FPGA Accelerators
Fulda University of Applied Sciences（富尔达应用科学大学）
本文提出了一种包含显式温度编码的DWN硬件生成器，通过实验表明温度编码显著增加LUT使用量，凸显了在DWN加速器中进行编码意识设计的重要性。
2025-12-17 cs.AR
HyDRA: Deadline and Reuse-Aware Cacheability for Hardware Accelerators
Amar Nath and Shashi Khosla School of Information Technology, Indian Institute of Technology Delhi（印度德里理工学院阿马尔·纳特和沙希·科斯拉信息技术学院）；Department of Computer Science and Engineering, Indian Institute of Technology Delhi（印度德里理工学院计算机科学与工程系）
本文提出了一种基于 clustering 的方法 LERN，用于学习和预测硬件加速器在共享缓存中的 reuse 行为，并提出了一种 deadline 和 reuse 意识的 cache 管理策略 HyDRA，以在性能效率和 deadline 满足之间找到新的平衡。
2026-05-12 cs.AR
SpikeX: Exploring Accelerator Architecture and Network-Hardware Co-Optimization for Sparse Spiking Neural Networks
Department of Electrical and Computer Engineering, University of California at Santa Barbara（电气与计算机工程系，加州大学圣芭芭拉分校）
针对稀疏脉冲神经网络硬件加速效率不足的问题，提出SpikeX脉动阵列加速器架构及网络-硬件协同优化方法，在保证精度的同时大幅降低能量延迟积。
2025-05-18 cs.AI cs.AR cs.NE
Salca: A Sparsity-Aware Hardware Accelerator for Efficient Long-Context Attention Decoding
Fudan University（复旦大学）
本文提出Salca，通过软硬件协同设计，解决长上下文注意力解码中的计算与内存瓶颈，实现3.82倍速度提升和74.19倍能效提升。
2026-04-27 cs.AI cs.AR
VSCNN: Convolution Neural Network Accelerator With Vector Sparsity
卷积神经网络（CNN）硬件加速器实现了人工智能技术的实时的应用。然而，大多数加速器仅支持密集的CNN计算，或者遭受复杂的控制以支持细粒度的稀疏网络。为了解决上述问题，本文提出了一种高效的CNN加速器，该加速器具有一维矢量广播输入，以相同的硬件和低开销支持密集网络以及矢量稀疏网络。所提出的设计在密集的CNN计算上实现了1.93倍的加速比。
2022-05-02 cs.AR
Silicon Photonic 2.5D Interposer Networks for Overcoming Communication Bottlenecks in Scale-out Machine Learning Hardware Accelerators
Colorado State University（科罗拉多州立大学）
针对单片ML加速器无法满足能效与吞吐量需求、2.5D电子加速器受金属互连限制的问题，本文提出在2.5D平台中利用光通信与光计算，构建高能效高吞吐量的2.5D ML加速器架构。
2024-03-07 cs.AR cs.LG eess.SP
TRIM: A Design Space Exploration Model for Deep Neural Networks Inference and Training Accelerators
在边缘/物联网环境和高性能计算系统中，对用于训练深度神经网络的专用硬件的需求越来越大。由于处理架构、深度神经网络配置和低功耗选项的广泛范围，这种硬件的设计空间非常大。这使得开发深度神经网络处理器非常复杂，特别是对于训练。我们提出TRIM，这是一种基础设施，可以帮助硬件架构师探索深度神经网络加速器的设计空间，以便在早期设计阶段进行推理和训练。该模型在整个网络级别进行评估，同时考虑层间和层内活动。给定应用程序、基本硬件规格和设计目标，TRIM可以快速探索不同的硬件设计选项，选择最佳硬件流程并指导新的硬件架构设计。我们通过基于FPGA的深度神经网络加速器和基于ASIC的架构的实现验证了TRIM。我们还展示了如何使用TRIM探索设计空间，通过几个案例研究。TRIM是一个强大的工具，可以帮助架构师评估不同的硬件选择，以开发有效的推理和培训架构设计。
2022-05-01 cs.AR cs.DC
PhD Thesis Summary: Methods for Reliability Assessment and Enhancement of Deep Neural Network Hardware Accelerators
Mahdi Taheri（马赫迪·塔海里）
本文提出新颖的可靠性评估与增强方法，通过AdAM技术在降低硬件成本的同时提升深度神经网络硬件加速器的容错能力。
2026-02-17 cs.AI cs.AR cs.DC
Memory-Guided Unified Hardware Accelerator for Mixed-Precision Scientific Computing
Tongji University（同济大学）；Shanghai Jiao Tong University（上海交通大学）；Zhejiang University（浙江大学）
提出基于内存引导的混合精度科学计算统一硬件加速器，解决有限元、脉冲神经网络和稀疏计算的精度、吞吐量和能耗问题。
2026-01-08 cs.AR
Hardware-Software Co-Design of BIKE with HLS-Generated Accelerators
为了减轻量子计算机的安全威胁，NIST正在进行一项标准化后量子密码系统的过程，旨在评估其安全性并加快其在生产场景中的采用。已经为每个候选者提出了几种硬件和软件实现，而只有少数目标是具有CPU和FPGA的异构平台。本文提出了一种适用于嵌入式平台的BIKE硬件/软件协同设计方案，该方案同时采用了CPU和小型FPGA，并采用了高级综合（HLS）来及时提供硬件加速器。与针对性能优化的HLS加速器的最先进的解决方案相比，所提出的解决方案针对在嵌入式系统的异构平台中实现的小型FPGA。与BIKE的纯软件执行相比，在整个Xilinx Zynq-7000系列的片上系统上收集的实验结果突出了Z-7010上的1.37倍到Z-7020上的2.78倍的性能加速。
2023-01-06 cs.AR cs.CR
Rosebud: Making FPGA-Accelerated Middlebox Development More Pleasant
我们介绍了一种设计FPGA加速中间盒的方法，通过解耦硬件加速器实现和软件应用程序编程的任务，简化了开发，调试和性能调整。Rosebud是一个框架，通过标准化的硬件/软件接口将硬件加速器链接到高性能数据包处理管道。这种关注点的分离使硬件开发人员能够专注于优化自定义加速器，同时使软件程序员能够以类似于软件库的方式重用、配置和调试加速器。我们通过在不到一个月的时间内构建一个基于大型黑名单的防火墙和移植Pigernet IDS模式匹配加速器来展示Rosebud框架的好处。我们的实验表明，Rosebud提供了高性能，服务约200 Gbps的流量，同时只增加了0.7-7微秒的延迟。
2023-03-17 cs.AR
Resilient and Secure Programmable System-on-Chip Accelerator Offload
提出首个安全且具弹性的可编程硬件平台Samsara，通过轻量级硬件拜占庭容错协议H-Quorum和硬件更新机制，在保障工作流安全的同时将计算与更新延迟开销降至接近非复制系统水平。
2024-06-26 cs.AR
SECDA: Efficient Hardware/Software Co-Design of FPGA-based DNN Accelerators for Edge Inference
University of Glasgow（格拉斯哥大学）；Northeastern University（东北大学）
边缘计算设备固有地面临严格的资源约束，这在部署具有高内存和计算需求的深度神经网络（DNN）时尤为明显。FPGA通常用于边缘设备。由于这些可重构电路可以实现比通用处理器更高的吞吐量和更低的功耗，因此它们特别适合DNN加速。然而，为边缘设备设计基于FPGA的DNN加速器的现有解决方案具有很高的开发开销，因为重复的FPGA合成通道、在模拟设计的硬件描述语言（HDL）中的重新实现以及加速器系统集成的成本。在本文中，我们提出了SECDA，这是一种新的硬件/软件协同设计方法，可以减少使用FPGA的边缘设备上优化DNN推理加速器的设计时间。SECDA将经济高效的SystemC仿真与硬件执行相结合，通过缩短设计评估时间来简化设计空间探索和开发过程。作为一个案例研究，我们使用SECDA在PYNQ-Z1板上有效地开发了两种不同的DNN加速器设计，PYNQ-Z1板是一个包含边缘FPGA的平台。我们快速迭代地探索系统的硬件/软件堆栈，同时识别和缓解性能瓶颈。我们评估了两个加速器设计与四个常见的DNN模型，实现了平均性能加速高达3.5 $\times$的模型与2.9 $\times$减少能源消耗超过CPU的推理。我们的代码可在https://github.com/gicLAB/SECDA上获得
2021-10-01 cs.AR cs.DC cs.LG
