Best implementations of quaternary adders
一个四进制1位加法器组成的2位二进制加法器，四进制到二进制解码器和二进制到四进制编码器的实现与最近几个实现的四进制加法器进行了比较。这种简单的实现方式优于仅使用一个电源的所有其他实现方式。它相当于使用三个电源的最佳其他实施方案。最好的四进制加法器使用2位二进制加法器，与二进制加法器相比，四进制和二进制电平之间的接口电路只是开销。这一结果表明，四进制加法器的方法使用更多的晶体管，更多的芯片面积和更多的功耗比相应的二进制加法器。
2020-05-05 cs.AR
Fast Prefix Adders for Non-Uniform Input Arrival Times
我们考虑的问题，构建快速和小型并行前缀加法器的非均匀输入到达时间。每当加法器被嵌入到更复杂的电路中时，这个问题就会出现。G.一个乘数。大多数以前的结果是基于表示二进制进位传播加法器作为所谓的并行前缀图，其中对生成和传播信号组合使用复杂的门被称为前缀门。在这种模型中构造的加法器通常最小化这些前缀门的延迟。然而，就逻辑门而言，延迟可能会更糟。相反，我们的目标是直接最小化底层逻辑电路的延迟。我们证明了一个下限的延迟进行位计算可实现的任何前缀进行位电路和开发一个算法，计算一个前缀进行位电路的最佳延迟到一个小的附加常数。此外，我们利用此演算法建构一个小型的平行前置加法器。与现有算法相比，我们同时提高了延迟和大小保证，以及构造前缀进位和加法器电路的运行时间。
2014-11-11 cs.AR
Performance Comparison of some Synchronous Adders
本技术说明比较了与以下架构对应的一些同步加法器的性能：i）纹波进位加法器（RCA），ii）递归超前进位加法器（RCLA），iii）RCA用于最低有效加法器位位置的混合RCLA-RCA，iv）块超前进位加法器（BCLA），v）RCA用于最低有效加法器位位置的混合BCLA-RCA，以及vi）不具有和具有二进制到超1码（BEC）转换器的非均匀输入分区进位选择加法器（CSLA）。32位加法被认为是一个示例操作。所提到的加法器架构是通过针对Synopsys 32/28 nm CMOS技术的典型情况PVT规范（高阈值电压，1.05V的电源电压和25摄氏度的工作温度）来实现的。通过比较得出以下结论：i）混合CCLA-RCA在速度、功率延迟积和能量延迟积方面优于其它加法器，ii）不具有BEC转换器的非均匀输入分区CSLA在面积延迟积方面优于其它加法器，以及iii）结合标准数字单元库中存在的全加器的RCA在功率延迟面积积方面优于其它加法器。
2018-10-02 cs.AR
An Asynchronous Early Output Full Adder and a Relative-Timed Ripple Carry Adder
本文提出了一种新的异步早输出全加器的设计，当级联时，导致一个相对定时纹波进位加法器（RCA）。相对定时RCA需要施加一个非常小的相对定时假设，以克服与内部进位传播相关的门孤儿问题。然而，相对定时假设与RCA大小无关。相对定时RCA的主要益处是有效数据的处理引起数据相关的前向延迟，而间隔器的处理涉及仅1个全加器延迟的非常快的恒定时间反向延迟，这代表了具有最快复位的异步RCA设计的最终结果。相对定时RCA的第二个好处是它同时实现了功率和面积指标的良好优化。一个32位的相对定时RCA构造使用建议的早期输出全加器实现了67%，10%和3.5%的前向延迟减少相比，优化的强指示，弱指示，早期输出32位异步RCA现有的文献。基于类似的比较，所提出的32位相对定时RCA实现了相应的周期时间减少83%，12.7%和6.4%。在面积方面，所提出的32位相对定时RCA占用的硅比其优化的强指示对应物少27%，比其优化的弱指示对应物少17%，并且与优化的早期输出32位异步RCA相比，其面积占用率增加了1%。所有的异步32位RCA的平均功耗被发现是可比的，因为它们都满足单调覆盖约束。所得到的模拟结果对应于32/28 nm CMOS工艺。
2017-11-08 cs.AR
Approximate Ripple Carry and Carry Lookahead Adders - A Comparative Analysis
近似纹波进位加法器（RCA）和超前进位加法器（CLAs），提出了与精确RCA和CLAs进行比较，用于执行32位加法。采用32/28 nm CMOS工艺实现了精确和近似的RCA和CLA。对于较低有效加法器位位置，考虑范围从4位到20位的近似。仿真结果表明，近似RCA报告减少功率延迟产品（PDP）从19.5%到82%，比精确RCA的近似大小从4位到20位不等。此外，近似CLA报告PDP的减少范围从16.7%到74.2%，比精确CLA的近似大小从4位到20位不等。平均而言，对于所考虑的近似尺寸，观察到与近似RCA相比，近似CLA实现PDP减少46.5%。因此，近似CLA优于近似RCA，用于近似计算机算法的低功耗实现。
2017-10-16 cs.AR
Early Output Hybrid Input Encoded Asynchronous Full Adder and Relative-Timed Ripple Carry Adder
本文提出了一种新的早期输出混合输入编码异步全加器设计，采用双轨和1/4延迟不敏感数据码。建议的全加器级联时，形成一个纹波进位加法器（RCA）需要使用一个小的相对定时假设相对于内部进行，这是独立的RCA大小。所提出的基于混合输入编码全加器的RCA的前向延迟是数据依赖的，而其反向延迟最小，等于仅一个全加器的传播延迟。与现有的最好的基于混合输入编码的全加器的32位RCA相比，所提出的基于早期输出混合输入编码的全加器的32位RCA能够分别减少7.9%和5.6%的前向延迟和面积，同时消耗相同的平均功率;在理论计算的周期时间方面，后者报告了10.9%的减少相比，前者。
2016-08-03 cs.AR
Fast Parallel Integer Adder in Binary Representation
二进制整数加法器是任何数字处理器的基本运算之一。为了将两个N位的整数相加，串行加法器需要尽可能多的时钟节拍。为了实现更高的速度，在文献中讨论了并联电路，并且这些电路通常在两个电平中操作。在较低级别，由较少比特数的块表示的整数被相加，并且在下一级别的级联级中，在先前加法运算中产生的进位被求和到被加数。本文描述了一种快速加法器的设计方法及其改进，第一种方法类似于归并排序算法的运算方法，分析和吸收了各步进位的一些重要性质，得到了一种在时间上与现有方法相当的并行加法器。在此之后，关键的见解在改进的设计中得以实现，该设计需要2个时钟节拍来执行加法运算，只需要O（square（N））空间。比特数N通常被选择为2的正整数幂。加速是通过用于2的i次幂的增量运算的专用电路来实现的，对于i = 0，1，.，N-1，每个操作只需要一个时钟滴答完成。讨论了该加法器在乘法运算中的实用性。标准乘法方法利用量化器和3位到2位合并电路来产生整数，该整数以二进制表示与2的非负整数幂的位置（加权系数）相对应的列中的1的数目。最后两个合并的整数在最后由加法器相加。
2019-03-25 cs.AR
Ternary and Quaternary CNTFET Full Adders are less efficient than the Binary Ones for Carry-Propagate Adders
在进位加法器中，进位传播是关键的延迟。最有效的方案是生成Cout 0（Cin=0）和Cout 1（Cin=1），并根据Cin复用正确的输出。对于任何基数，进位输出总是0/1。我们提出了Cin =（0 V，λ/2）和Cin =（0 V，λ）的两种三值加法器和Cin =（0 V，λ/3）和Cin =（0 V，λ）的两种四值加法器。对Cin使用全摆幅加法器减少了三进制和四进制加法器的传播延迟。然后比较6位、4-trit和3-quit CPA。
2022-07-11 cs.AR
Latency Optimized Asynchronous Early Output Ripple Carry Adder based on Delay-Insensitive Dual-Rail Data Encoding
采用延迟不敏感码进行数据表示（即编码）并遵循4相归零协议进行握手的异步电路通常是鲁棒的。根据是否使用单个延迟不敏感代码或多个延迟不敏感代码进行数据编码，编码方案被称为同构或异构延迟不敏感数据编码。本文提出了一种新的延迟优化早期输出异步纹波进位加法器（RCA），它采用了一位异步全加器（SAFA）和双位异步全加器（DAFA），它们采用了冗余逻辑，基于对延迟不敏感的双轨码，即同构数据编码，并遵循4相归零握手。在各种RCA，超前进位加法器（CLA），和进位选择加法器（CSLA）的设计，这是基于同构或异构的延迟不敏感的数据编码，对应于弱指示或早期输出时序模型，所提出的早期输出异步RCA，结合SAFA和DAFA与冗余逻辑被发现，以减少延迟的双操作数加法运算。特别地，对于32位异步RCA，利用15级DAFA和2级SAFA导致减少的延迟。考虑32/28 nm CMOS数字单元库的典型门延迟，计算了不同异步加法器的理论最坏情况延迟，并与实际最坏情况延迟进行了比较。理论和实际最差情况下的延迟显示出密切的相关性......
2017-06-13 cs.AR
Area/latency optimized early output asynchronous full adders and relative-timed ripple carry adders
本文提出了两种面积/延迟优化的门级异步全加器设计，对应于早期输出逻辑。所提出的全加器采用延迟不敏感的双轨码构造，并遵循四相归零握手。对于使用所提出的早期输出全加器构造的异步纹波进位加法器（RCA），相对定时假设变得必要，并且相对定时RCA的固有优点是：（1）使用有效输入进行计算，即，前向等待时间是依赖于数据的，以及（2）利用间隔器输入的计算涉及仅一个全加器延迟的最小恒定反向等待时间，从而导致最佳循环时间。对于不同的32位RCA实现，并且与优化的强指示、弱指示和早期输出全加器设计相比，所提出的早期输出全加器之一实现了延迟分别减少67.8%、12.3%和6.1%，而另一个所提出的早期输出全加器实现了面积相应减少32.6%，24.6和6.9%，几乎没有功率损失。此外，所提出的基于早期输出全加器的异步RCA在考虑32位的整个RCA宽度上的进位传播时能够使循环时间最小减少83.4、15和8.8%，并且在考虑4个全加器级的典型进位链长度时能够使循环时间最大减少97.5、27.4和22.4%，当与类似大小的各种强指示、弱指示和早期输出异步RCA的最小周期时间估计相比时。所有的异步全加器和RCA都是基于32/28 nm CMOS工艺技术以半定制设计方式使用标准单元实现的。
2016-04-14 cs.AR
Numerical model for 32-bit magnonic ripple carry adder
在基于CMOS的电子器件中，实现求和运算的最直接方法是使用纹波进位加法器（RCA）。磁振子学是研究自旋波及其量子磁振子数据处理的科学领域，最近提出了一种磁振子半加法器，可以被认为是最简单的磁振子集成电路。在这里，我们开发了一个计算模型的磁振子的基本块，使磁振子门和磁振子电路的设计和模拟的任意复杂性，并证明其功能的32位集成RCA的例子。它示出的RCA需要利用额外的再生器的基础上的磁振子定向耦合器与嵌入式放大器规范化的磁振子信号之间的半加法器。对大规模磁振子集成电路进行了基准测试。考虑到所有需要的放大器，基于30 nm的磁振子32位加法器的能量消耗可以低至961 aJ/操作。
2021-09-27 cond-mat.mes-hall cs.AR physics.app-ph
Design of Reconfigurable Multi-Operand Adder for Massively Parallel Processing
本文提出了一种用于深度学习系统的可重构组合多操作数加法器的系统研究和实现。进位的大小随着操作数的变化而变化，因此需要一种可靠的算法来估计进位位的确切数目，以优化实现可重构多操作数加法器。与使用两个操作数加法器的顺序实现相比，组合多操作数加法器可以更快。这种加法器的用例出现在深度神经网络的现代处理器中。这样的处理器需要在芯片上大规模并行计算资源。本文提出了一种估计进位大小上界的方法。一种计算多操作数加法运算所需进位位的精确数目的方法。提出了一种快速组合并行4操作数加法器模块。还描述了一种算法来重新配置这些加法器模块，以实现更大的加法器。此外，本文提出了两个紧凑但较慢的迭代结构，实现多操作数加法，每次迭代一列，直到覆盖整个字。这种串行/迭代操作是缓慢的，但占用小的空间，而并行操作是快速的，但使用大的芯片上的硅面积。有趣的是，两种架构的面积与吞吐量之比可以倾向于更慢，更小和更大数量的单元，而不是更少数量的快速和大型计算单元。文中提出的一个引理可以用来确定这种倾斜发生的条件。潜在地，这可以节省硅空间并增加用于高性能计算的芯片的吞吐量。给出了一个16操作数加法器和一组用于神经网络的4操作数加法器的模拟结果。仿真结果表明，性能增益提高的操作或操作数的数量增加。
2020-08-07 cs.AR
AXON: An Automated Netlist Optimization Framework for High-Speed Adders
ShanghaiTech University（上海科技大学）
AXON通过层次化方法整合前缀拓扑搜索与标准单元感知映射，优化加法器的PPA，实验显示在延迟、面积-延迟积和能耗-延迟积上提升显著。
2026-03-30 cs.AR
Reduced Area Low Power High Throughput BCD Adders for IEEE 754r Format
IEEE 754r是IEEE 754浮点标准的持续修订版，该标准的主要增强是增加了十进制格式。首先，本文提出了一种新颖的双管与门和“或”门。所提出的“与”门没有电源，因此它可以被称为无电源“与”门。类似地，所提出的两个晶体管的“或”门没有接地，并且可以被称为无地或。其次，针对IEEE754r格式，本文提出了两种新颖的BCD加法器：跳跃进位和超前进位BCD加法器。为了设计超前进位BCD加法器，提出了一种新的4位超前进位加法器NCLA，它构成了超前进位BCD加法器的基本组成部分。最后，利用所提出的两个晶体管与门和“或”门，提供了所提出的BCD加法器的优化的小面积低功耗高吞吐量电路。
2006-09-08 cs.AR
Fault tolerant reversible logic synthesis: Carry look-ahead and carry-skip adders
不可逆逻辑电路会为丢失的每一位信息散热。当输入向量不能从其对应的输出向量恢复时，信息丢失。可逆逻辑电路自然会处理发热问题，因为它只实现在其输入和输出向量之间具有一对一映射的功能。近年来，可逆逻辑设计成为低功耗电路设计的一个重要研究方向，并在低功耗CMOS设计、数字信号处理和纳米技术等领域得到了广泛应用。本文提出了实现超前进位和跳跃进位逻辑的可逆快速加法器的有效设计方法。所提出的16位高速可逆加法器将包括IG门用于实现其基本构建块。IG门是通用的，因为它可以用来合成任意的布尔函数。IG门是奇偶校验保持的，也就是说，输入的奇偶校验与输出的奇偶校验相匹配。它允许任何故障，影响不超过一个信号容易检测电路的主要输出。因此，所提出的高速加法器将具有在其输出侧检测误差的固有机会。它也已被证明，所提出的设计提供了更少的硬件复杂性，是有效的门数，垃圾输出和恒定输入比现有的同行。
2010-08-19 cs.AR
Variable Block Carry Skip Logic using Reversible Gates
可逆电路在数字信号处理、计算机图形学、量子计算和密码学中有应用。本文提出了一种广义k*k可逆门族，并讨论了该门族中的一种3*3门。反相器，与门，或门，与非门，或非门，和异或门可以实现这种门。给出了用两个这样的3 × 3门实现全加器的电路。这种全加器电路只包含两个可逆门，不产生额外的垃圾输出。所提出的全加器电路在门数、垃圾输出和量子成本方面是有效的。利用该全加器电路设计了一个4位跳跃进位加法器，并讨论了一种可变块跳跃进位加法器。给出了计算这些加法器所需的公式。
2010-08-19 cs.AR
ASIC-based Implementation of Synchronous Section-Carry Based Carry Lookahead Adders
提出了一种基于分段进位的超前进位加法器（SCBCLA）拓扑结构，作为对传统超前进位加法器（CCLA）拓扑结构的改进。SCBCLA和CCLA的自定时和基于FPGA的实现在早期被考虑，并且发现SCBCLA可以有助于延迟减少，即，与CCLA相比，以面积和/或功率参数的一些增加为代价为改进的速度铺平道路。在这项工作中，我们考虑半定制的基于ASIC的实现不同的变体SCBCLA和CCLA执行32位双操作数加法。基于针对高端32/28nm CMOS工艺获得的32位双操作数加法的仿真结果，发现优化的SCBCLA架构报告了与优化的CCLA架构相比的9.8%的品质因数（FOM）改善，其中FOM被定义为功率、延迟和面积的乘积的倒数。通常从模拟推断，SCBCLA架构在设计度量方面与CCLA架构相比可能更有益，同时有益于涉及双操作数和/或多操作数加法的各种计算机算术运算。此外，据观察，异构CLA体系结构往往表现良好的同类CLA体系结构相比，证实了仿真结果。
2016-03-25 cs.AR
Design of a 64-bit SQRT-CSLA with Reduced Area and High-Speed Applications in Low Power VLSI Circuits
本文通过门级调整改进进位选择加法器结构，设计了8至64位平方根进位选择加法器，在低功耗VLSI电路中显著降低面积与延迟，并经Xilinx ISE仿真验证其性能优于标准SQRT CSLA。
2024-10-21 cs.AR cs.ET
A New Design for Array Multiplier with Trade off in Power and Area
本文提出了一种低功耗、小面积的带进位保留加法器的阵列乘法器。与传统的并行阵列乘法器相比，该加法器省去了乘法器的最后一个加法级。传统乘法器和本文提出的乘法器都是用16 T全加器综合而成。在传输门、传输函数加法器、14-T、16-T全加器中，显示出能量效率。在所提出的4x 4乘法器中，在最后一级使用Ripple Carry Adder（RCA）添加进位位而不输出，进位被给予下一个左列输入的输入。因此，所提出的乘法器显示少56个晶体管计数，然后导致功率和面积的权衡。在2.0V电源电压下，采用0.18nm工艺的乘法器比传统乘法器功耗低13.91%，速度快34.09%，能耗低59.91%。
2011-11-30 cs.AR
Design of Synchronous Section-Carry Based Carry Lookahead Adders with Improved Figure of Merit
基于分段进位的超前进位加法器（SCBCLA）结构是传统超前进位加法器（CCLA）结构的有效替代，可用于计算机算术的物理实现。在以前的相关工作中，自定时SCBCLA架构和同步SCBCLA架构使用标准单元和FPGA实现。在这项工作中，我们处理改进的实现同步SCBCLA架构设计在一个半定制的方式使用标准单元。改进是量化的品质因数（FOM），其中FOM被定义为功率，延迟和面积的倒数产品。由于数字设计的功耗、延迟和面积都希望最小化，因此FOM希望最大化。从一个有效的传统的超前进位发生器，我们展示了如何实现一个优化的节进行基于超前进位发生器。与我们最近的工作处理标准单元的实现SCBCLAs执行32位加法的两个二进制操作数相比，我们在这项工作中，改进的节进行基于进位前瞻发生器，所得到的SCBCLAs表现出显着的改善FOM。与早期优化的混合SCBCLA相比，所提出的优化的混合SCBCLA将FOM提高了88.3%。即使是优化的混合CCLA功能改善FOM的77.3%，比早期优化的混合CCLA。然而，提出的优化的混合SCBCLA仍然是赢家，并有一个更好的FOM比目前优化的混合CCLA的15.3%。所有CCLA和SCBCLA均采用32/28 nm CMOS工艺实现32位双操作数二进制加法。
2017-11-08 cs.AR
Comparing quaternary and binary multipliers
我们比较了一个8 × 8位乘法器的实现与两个不同的4 × 4四进制数字乘法器的实现。将该二进制乘法器与四进制到二进制解码器和二进制到四进制编码器接口导致4x4乘法器优于4x4四进制乘法器的最佳直接实现。与二进制1位乘法器和全加器相比，在该直接实现中使用的1位乘法器和1位加法器的更大复杂性不能通过减少的四进制运算符的计数来补偿。由于最好的四进制乘法器包括相应的二进制乘法器，这意味着没有机会获得更少的互连，更小的芯片面积，更低的功耗与四进制乘法器。
2020-05-06 cs.AR
Asynchronous Early Output Section-Carry Based Carry Lookahead Adder with Alias Carry Logic
本文提出了一种新的异步超前进位加法器（SCBCLA），它具有超前进位输出逻辑。为了评估建议的SCBCLA与别名进位逻辑，并与其他CLA进行比较，32位的加法运算被认为是。与具有混叠逻辑的弱指示SCBCLA相比，所提出的具有混叠逻辑的早期输出SCBCLA报告面积减少13%，而延迟和功耗没有任何增加。另一方面，与早期输出递归CLA（RCLA）相比，所提出的早期输出SCBCLA与别名逻辑报告延迟减少了16%，同时占用几乎相同的面积和耗散几乎相同的平均功率。所有的异步CLA都是准延迟不敏感设计，它结合了延迟不敏感的双轨数据编码，并坚持4相归零握手。基于32/28 nm CMOS工艺实现了加法器并进行了仿真。
2017-10-16 cs.AR
Binary Adder Circuits of Asymptotically Minimum Depth, Linear Size, and Fan-Out Two
我们考虑构造快速和小型二进制加法器电路的问题。在广泛使用的加法器中，Kogge-Stone加法器通常被认为是最快的，因为它计算两个$n$位数（其中$n$是2的幂）的进位位，具有$2\log_2 n$逻辑门的深度，大小$4 n\log_2 n$，并且所有扇出都以2为界。避免了两个以上的扇出，因为它们导致插入中继器以重新为信号供电和物理实现中的额外深度。然而，Kogge-Stone加法器的深度界限偏离$\log_2 n$的下限两倍。这个界限是由Brent和Krapchenko在两个独立的构造中渐近实现的。Brent的构造既没有给出扇出的界限，也没有给出大小，而Krapchenko的加法器具有线性大小，但可以具有线性扇出。当扇出界限为2时，两种构造都不能达到小于$2 \log_2 n$的深度。在进一步的方法中，Brent和Kung提出了一种加法器，其具有线性大小和扇出两个，但深度是Kogge-Stone加法器的两倍。这些结果是33-43岁，并没有实质性的理论改进，自那时以来。在本文中，我们将所有以前的加法器电路的个别优势集成到一个新的全加器的家庭，第一次提高$2\log_2 n$的深度范围，同时保持扇出界的两个。我们的加法器实现了一个渐进的最佳逻辑门深度为$\log_2 n + o(\log_2 n)$和线性大小为$\mathcal {O}(n)$。
2017-01-17 cs.AR cs.CC cs.DC
Speed and Energy Optimised Quasi-Delay-Insensitive Block Carry Lookahead Adder
我们提出了一种新的具有冗余进位的异步准延迟不敏感（QDI）块超前进位加法器（BCLARC），使用延迟不敏感的双轨数据编码和4相归零（RTZ）和4相归零（RTZ）实现-到一（RTO）握手。发现所提出的QDI BADOC比现有的异步加法器（其是QDI和非QDI（即，相对定时）。与现有的异步加法器对应的各种架构，如纹波进位加法器（RCA），传统的进位前瞻加法器（CCLA），进位选择加法器（CSLA），BADOC，和混合BADOC-RCA相比，所提出的BADOC被发现是更快，更节能。循环时间（CT）是正向和反向延迟的总和，决定了速度;平均功耗和循环时间的乘积，即功率循环时间乘积（PCTP）定义了低功率/能量效率。对于32位加法，当考虑RTZ和RTO握手时，所提出的QDI BADOC在设计指标上实现了以下平均减少：i）与最佳QDI早期输出RCA相比，CT和PCTP分别减少20.5%和19.6%，ii）与最佳相对定时RCA相比，CT和PCTP分别减少16.5%和15.8%，iii）与最优均匀输入划分QDI早期输出CSLA相比，CT和PCTP分别减少32.9%和35.9%，iv）与最优QDI早期输出CCLA相比，CT和PCTP分别减少47.5%和47.2%，和vi）与最佳QDI早期输出混合物BECHIC-RCA相比，CT和PCTP分别减少12.2%和11.6%。加法器采用32/28 nm CMO…
2019-03-22 cs.AR
PrefixAgent: An LLM-Powered Design Framework for Efficient Prefix Adder Optimization
HKUST(GZ)（香港科技大学（广州））
本研究针对前缀加法器设计空间随位宽指数增长的优化难题，提出基于LLM的PrefixAgent框架，通过将任务拆分为两个子任务并利用等价图构建训练数据，在几乎所有配置下实现了更小的加法器面积，且在位宽更大时优势更显著。
2026-08-21 cs.AI cs.AR
Efficient Approaches for Designing Fault Tolerant Reversible Carry Look-Ahead and Carry-Skip Adders
组合或经典逻辑电路会为丢失的每一位信息散热。当输入向量不能从其对应的输出向量恢复时，信息丢失。可逆逻辑电路仅实现在其输入和输出向量之间具有一对一映射的功能，因此自然地负责加热。近年来，可逆逻辑设计成为低功耗电路设计的一个重要研究方向，在低功耗CMOS电路设计、数字信号处理和纳米技术等领域得到了广泛的应用。本文提出了设计容错可逆快速加法器的有效方法，实现了超前进位和跳跃进位逻辑。所提出的高速可逆加法器包括用于实现其基本构建块的双稳态门。该门是普适的和奇偶保持的。它允许任何故障，影响不超过一个信号容易检测电路的主要输出。它也已被证明，所提出的设计提供了更少的硬件复杂性，是有效的门数，垃圾输出和恒定输入比现有的同行。
2010-08-19 cs.AR
Hybrid CMOS-CNFET based NP dynamic Carry Look Ahead Adder
先进的电子器件技术要求更快的操作和更小的平均功耗，这是超大规模集成电路设计中最重要的参数。传统的互补金属氧化物半导体（CMOS）技术在器件的尺寸缩小中受到阈值电压和亚阈值泄漏问题的限制。这导致无法使其适应亚微米和纳米技术。碳纳米管（CNT）技术克服了阈值电压和亚阈值泄漏问题，尽管尺寸减小。基于CNT的技术开发了新兴技术中最有前途的器件，因为它具有大多数所需的功能。碳纳米管场效应晶体管（CNFET）是一种新型器件，有望在提高晶体管性能的同时保持晶体管的可扩展性。最近，CNT技术在纳米电子学应用中取得了巨大的进步。与硅基技术相比，CNFET避免了大多数基本限制，并提供了几个优势。虽然CNT作为一个更好的选择来克服一些大规模CMOS问题，CNT本身仍然沉浸在挫折中。在单个衬底上制作非常大的数字电路的碳纳米管是很难实现的。因此，采用p-CNFET和n-MOS晶体管设计了一种混合NP动态超前进位加法器（CLA）。在这里，CLA的性能进行了评估，在8位，16位，32位和64位的阶段与以下四个不同的实现：硅MOSFET（Si-MOSFET）多米诺逻辑，Si-MOSFET NP动态CMOS，碳纳米管MOSFET（CN-MOSFET）多米诺逻辑，和CN-MOSFET NP动态CMOS。最后，基于HSPICE仿真，在32 nm工艺下，对一种基于混合CMOS-CNFET的64位NP动态CLA进行了评估，…
2018-05-10 cs.AR cs.ET physics.app-ph
FPGA-Based Multiplier with a New Approximate Full Adder for Error-Resilient Applications
针对VLSI器件中乘法运算的速度与功耗瓶颈，提出采用新型近似加法器、可同时累加两位部分积的FPGA乘法器，在均值滤波器应用中实现了更低功耗与更高精度。
2025-06-11 cs.AR
Modulo-$(2^{2n}+1)$ Arithmetic via Two Parallel n-bit Residue Channels
针对平衡残差数系统新增模2^{2n}+1后位宽失衡问题，将其分解为两个n位复数模，设计统一的加法器与乘法器，在扩大动态范围的同时保障速度平衡，在速度、成本和能耗上更具优势。
2024-12-11 cs.AR
Design of a Reformed Array Logic Binary Multiplier for High-Speed Computations
本文提出一种基于改进型阵列逻辑的二进制乘法器设计，利用多路复用器、桶形移位器及CSA与RCA组合加速部分积运算，在Cadence Virtuoso上实现了16位无符号数乘法，设计模块化且可扩展至任意n位。
2024-09-24 cs.AR
Evaluation of Power-Clock Waveforms for Positive Feedback Adiabatic Logic in 16 nm FinFET Technology
Eindhoven University of Technology（埃因霍温理工大学）
本研究在 16 nm FinFET 工艺中评估 PFAL 的功率时钟波形，发现三角形波形最优，单门能耗较静态 CMOS 降低 3.83 倍，4 位 Brent-Kung 加法器增益达 5.3 倍。
2026-09-18 cs.AR
A High Dynamic Range 3-Moduli-Set with Efficient Reverse Converter
RNS是一个非常有价值的快速并行运算工具。它在数字信号处理、容错系统等方面有着广泛的应用。本文引入了3-模集{2 ^n，2^{2n}-1，2 ^{2n}+1}，并利用中国剩余定理提出了它的剩余到二进制的转换器。本文给出了其简单的硬件实现，主要包括一个进位保存加法器（CSA）和一个模加法器（MA）。我们将我们的反向转换器的性能和面积利用率与模集{2^n-1，2^n，2^n+1，2^{2n}+1}和{2^n-1，2^n，2^n+1，2^n-2^{（n+1）/2}+1的反向转换器进行比较，2^n+2^{（n+1）/2}+1}具有相同的动态范围，我们证明了我们的架构在性能和面积利用率方面更好。此外，我们表明，我们的反向转换器比{2^n-1，2^n，2^n+1}的反向转换器更快的动态范围，如8位，16位，32位和64位，但它需要更多的面积。
2009-01-08 cs.AR cs.DC
High-Speed (7,2) Compressor Using A Fast Carry-Generation Logic based on Sorting Network
本文提出一种基于排序网络快速进位生成逻辑的高速(7,2)压缩器，仅需11个逻辑阶段，在7行8列二进制阵列测试中性能优于以往设计，适用于乘法及密码学硬件。
2023-08-30 cs.AR
Residue Number System (RNS) based Distributed Quantum Addition
本文提出基于余数系统（RNS）的分布式量子加法方法，通过低深度模加法器和QSMART工具提升噪声鲁棒性，并设计QDMA加法器，仿真验证其输出概率显著优于非分布式加法器，且具备可扩展性。
2024-06-07 cs.AR cs.DC quant-ph
A Logarithmic Depth Quantum Carry-Lookahead Modulo $(2^n-1)$ Adder
本文提出量子先行进位模 $(2^n-1)$ 加法器QCLMA，通过树结构进位路径将深度从O(n)降至O(log n)，并在IBM Cairo上实现QSFR提升47.21%，以增强NISQ设备上的噪声保真度。
2024-08-02 cs.AR quant-ph
A 65nm 8b-Activation 8b-Weight SRAM-Based Charge-Domain Computing-in-Memory Macro Using A Fully-Parallel Analog Adder Network and A Single-ADC Interface
Tsinghua University（清华大学）；Institute of Microelectronics of the Chinese Academy of Sciences（中国科学院微电子研究所）；University of Electronic Science and Technology of China（电子科技大学）
本文提出一种65nm SRAM电荷域存内计算宏单元，通过全并行模拟加法器网络和单ADC接口，在一个周期内完成两个8比特向量的MAC与ReLU运算，实现51.2GOPS吞吐量和10.3TOPS/W能效，并在CIFAR-10上取得88.6%准确率。
2024-04-02 cs.AR cs.LG
Implementation of a 8-bit Wallace Tree Multiplier
本文介绍8位Wallace树乘法器在Cadence Virtuoso中基于gpdk45工艺的原理图与版图设计，并扩展到16位组合MAC单元，旨在降低电路深度复杂度。
2025-09-11 cs.AR cs.SY eess.SY
