Gate-Level Static Approximate Adders
本文比较和分析了适合FPGA和ASIC实现的静态近似加法器。我们考虑了许多静态近似加法器，并评估其性能相对于数字图像处理应用程序使用标准的品质因数，如峰值信噪比和结构相似性指数度量。我们提供了近似加法器的误差度量，以及对应于FPGA和ASIC类型实现的精确和近似加法器的设计度量。对于FPGA实现，我们考虑了Xilinx Artix-7 FPGA，对于ASIC类型实现，我们考虑了32-28 nm CMOS标准数字单元库。虽然从这项工作的推论可以作为一个有用的参考，以确定一个最佳的静态近似加法器的实际应用，特别是，我们发现近似加法器HOAANED，HERLOA和M-HERLOA是优选的。
2021-12-17 cs.AR
Design and Implementation of an Improved Carry Increment Adder
一种复杂的数字电路，它以加法器为基本单元。电路的性能取决于这个基本加法器单元的设计。电路的运算速度是许多数字电路的重要性能指标之一，它最终取决于基本加法器单元的延迟。许多研究工作致力于改善加法器电路的延迟。在本文中，我们提出了一种改进的进位增量加法器（CIA），提高了电路的延迟性能。在CIA的设计中加入了进位查找加法器（CLA），与以往CIA设计中采用的纹波进位加法器（RCA）不同。进行了仿真研究进行比较分析。采用Verilog硬件描述语言（HDL）进行编码，并在Xilinx ISE 13.1环境下进行仿真。
2016-03-10 cs.AR
Novel BCD Adders and Their Reversible Logic Implementation for IEEE 754r Format
IEEE 754 r是IEEE 754浮点标准的持续修订版，该标准的主要增强是增加了十进制格式。本文提出了两种新颖的BCD加法器，分别称为跳跃进位和超前进位BCD加法器。此外，近年来，可逆逻辑已经成为一种有前途的技术，其在低功率CMOS、量子计算、纳米技术和光计算中具有应用。没有可逆逻辑就不可能实现量子计算。因此，本文还提供了传统的BCD加法器的可逆逻辑实现，以及建议的进位跳跃BCD加法器使用最近提出的TSG门。此外，还提出了一种称为TS-3的新的可逆门，并且已经表明，所提出的BCD加法器的可逆逻辑实现与最近提出的一个相比，在所使用的可逆门的数量和产生的垃圾输出方面要好得多。本文设计和提出的可逆BCD电路构成了原始量子CPU的十进制ALU的基础。
2006-03-22 cs.AR
Comparing ternary and binary adders and multipliers
虽然许多论文提出了三进制加法器和三进制乘法器的实现，但通常没有与相应的二进制加法器和乘法器进行比较。本文以1-bit和1-trit加法器和1-bit和1-trit乘法器为基本模块，比较了具有相同运算能力的二进制和三进制加法器和乘法器的实现。然后，我们通过使用相同的CNTFET技术来比较这些基本块的复杂度，以评估一侧的N位加法器和M-trit加法器以及N × N位乘法器和M × M trit乘法器的总体复杂度，其中M = N/IR（IR = log（3）/log（2）是信息比）。虽然三进制加法器和乘法器具有较少的输入和输出连接并且使用较少的基本构建块，但是三进制构建块的复杂度太高并且三进制加法器和乘法器不能与二进制加法器和乘法器竞争。
2019-08-20 cs.AR
4-Bit High-Speed Binary Ling Adder
二进制加法是计算机算术中最原始、最常用的应用之一。对于二进制加法，已经提出了各种各样的算法和实现。Huey Ling提出了一种更简单的CLA方程，它依赖于相邻的比特对。在比特生成和比特传播的同时，我们还引入了另一种前缀比特--半和比特。Ling加法器提高了n位二进制加法的速度，是对现有的进位-超前加法器的升级。进位先行方程的几种变体，如Ling进位，已经提出了简化进位计算并可以导致更快的结构。Ling加法器，利用Ling的进位和传播位来计算和位。结果，减少了对先前位相加的依赖性;即，降低了纹波效应。本文对上述高速加法器的实现进行了比较研究。
2019-08-25 cs.AR
Design of Reconfigurable Multi-Operand Adder for Massively Parallel Processing
本文提出了一种用于深度学习系统的可重构组合多操作数加法器的系统研究和实现。进位的大小随着操作数的变化而变化，因此需要一种可靠的算法来估计进位位的确切数目，以优化实现可重构多操作数加法器。与使用两个操作数加法器的顺序实现相比，组合多操作数加法器可以更快。这种加法器的用例出现在深度神经网络的现代处理器中。这样的处理器需要在芯片上大规模并行计算资源。本文提出了一种估计进位大小上界的方法。一种计算多操作数加法运算所需进位位的精确数目的方法。提出了一种快速组合并行4操作数加法器模块。还描述了一种算法来重新配置这些加法器模块，以实现更大的加法器。此外，本文提出了两个紧凑但较慢的迭代结构，实现多操作数加法，每次迭代一列，直到覆盖整个字。这种串行/迭代操作是缓慢的，但占用小的空间，而并行操作是快速的，但使用大的芯片上的硅面积。有趣的是，两种架构的面积与吞吐量之比可以倾向于更慢，更小和更大数量的单元，而不是更少数量的快速和大型计算单元。文中提出的一个引理可以用来确定这种倾斜发生的条件。潜在地，这可以节省硅空间并增加用于高性能计算的芯片的吞吐量。给出了一个16操作数加法器和一组用于神经网络的4操作数加法器的模拟结果。仿真结果表明，性能增益提高的操作或操作数的数量增加。
2020-08-07 cs.AR
ASIC-based Implementation of Synchronous Section-Carry Based Carry Lookahead Adders
提出了一种基于分段进位的超前进位加法器（SCBCLA）拓扑结构，作为对传统超前进位加法器（CCLA）拓扑结构的改进。SCBCLA和CCLA的自定时和基于FPGA的实现在早期被考虑，并且发现SCBCLA可以有助于延迟减少，即，与CCLA相比，以面积和/或功率参数的一些增加为代价为改进的速度铺平道路。在这项工作中，我们考虑半定制的基于ASIC的实现不同的变体SCBCLA和CCLA执行32位双操作数加法。基于针对高端32/28nm CMOS工艺获得的32位双操作数加法的仿真结果，发现优化的SCBCLA架构报告了与优化的CCLA架构相比的9.8%的品质因数（FOM）改善，其中FOM被定义为功率、延迟和面积的乘积的倒数。通常从模拟推断，SCBCLA架构在设计度量方面与CCLA架构相比可能更有益，同时有益于涉及双操作数和/或多操作数加法的各种计算机算术运算。此外，据观察，异构CLA体系结构往往表现良好的同类CLA体系结构相比，证实了仿真结果。
2016-03-25 cs.AR
Cost Efficient Design of Reversible Adder Circuits for Low Power Applications
目前在可逆逻辑领域进行了大量的研究，其低散热、低功耗是在数字VLSI电路设计中应用可逆逻辑的主要因素。本文介绍了一种可逆门--Inventive 0门。这种新型门电路综合了加法器模块的高效率，具有最小的无用单元输出“与”门数。本发明0门能够实现4位纹波进位加法器和进位跳跃加法器，提出了与现有设计相比，在门计数、垃圾输出和恒定输入方面，本发明0门是更有效和优化的方法。此外，在MOS晶体管设计中实现了一些流行的可用可逆门，该实现牢记最小MOS晶体管数量，并且在行为上完全可逆，更精确的向前和向后计算。较低的架构复杂性表明，新颖的设计是紧凑，快速以及低功耗。
2015-09-11 cs.AR
ArithsGen: Arithmetic Circuit Generator for Hardware Accelerators
算术电路的生成器可以自动地提供算术电路的各种实现，这些实现示出关键电路参数（延迟、面积、功耗）之间的不同折衷。然而，现有的（免费）可用的发电机是有限的，如果更复杂的电路与层次结构和额外的架构优化的要求。此外，它们只支持少数几种输出格式。为了克服上述限制，我们开发了一种新的生成器的算术电路称为ArithsGen。ArithsGen可以使用基本的构建元素（如导线“与”门）生成有符号和无符号加法器和乘法器的特定架构。与现有的生成器相比，用户可以例如指定乘法器中使用的加法器的类型。该工具支持各种输出格式（Verilog、BLIF、C/C++或整数网表）。ArithsGen在通用可定制的精确和近似加法器和乘法器的合成和优化中进行了评估。此外，我们使用ArithsGen生成的电路作为种子的工具，开发自动创建近似实现的算术电路。我们发现，不同的初始电路（由ArithsGen生成）显着影响这些近似实现的属性。该工具可在https://github.com/ehw-fit/ariths-gen网站上查阅。
2022-03-09 cs.AR
Hardware-Efficient Schemes of Quaternion Multiplying Units for 2D Discrete Quaternion Fourier Transform Processors
在本文中，我们提供并讨论了三个有效的结构解决方案，面向硬件实现的离散四元数傅立叶变换的基本操作，降低了实现复杂性。第一个解决方案：一种用于计算SQ乘积的方案，第二种方案：一种用于计算QT乘积的方案，以及第三种方案：一种用于计算SQT乘积的方案，其中S是所谓的I-四元数，T是J-四元数，以及Q是通常的四元数。两个常用四元数的直接乘法需要16个实数乘法（或在完全并行硬件实现的情况下的两个操作数乘法器）和12个实数加法（或二进制加法器）。同时，我们的解决方案允许设计的计算单元，它只消耗6个乘法器加6个两个输入加法器的实施平方或qt的基本操作和9个二进制乘法器加6个两个输入加法器和4个四输入加法器的实施平方基本操作。
2017-03-18 cs.AR cs.DS
Hardware-Efficient Structure of the Accelerating Module for Implementation of Convolutional Neural Network Basic Operation
提出了一种用于实现卷积神经网络（CNN）基本运算的硬件高效模块的结构设计，降低了实现复杂度。为此，我们利用一些修改的Winograd最小滤波方法以及计算向量化原则。该模块计算由长度为3的滑动窗口形成的原始数据序列的两个连续段与滤波器脉冲响应的元素的内积。基于朴素计算方法的实现，用于计算这两个内积的模块的完全并行结构需要6个二进制乘法器和4个二进制加法器。Winograd最小滤波方法的使用允许构造仅需要4个二进制乘法器和8个二进制加法器的模块结构。由于高性能卷积神经网络可以包含数十甚至数百个这样的模块，因此这种减少可以产生显著的效果。
2018-11-07 cs.AR eess.SP
Binary Adder Circuits of Asymptotically Minimum Depth, Linear Size, and Fan-Out Two
我们考虑构造快速和小型二进制加法器电路的问题。在广泛使用的加法器中，Kogge-Stone加法器通常被认为是最快的，因为它计算两个$n$位数（其中$n$是2的幂）的进位位，具有$2\log_2 n$逻辑门的深度，大小$4 n\log_2 n$，并且所有扇出都以2为界。避免了两个以上的扇出，因为它们导致插入中继器以重新为信号供电和物理实现中的额外深度。然而，Kogge-Stone加法器的深度界限偏离$\log_2 n$的下限两倍。这个界限是由Brent和Krapchenko在两个独立的构造中渐近实现的。Brent的构造既没有给出扇出的界限，也没有给出大小，而Krapchenko的加法器具有线性大小，但可以具有线性扇出。当扇出界限为2时，两种构造都不能达到小于$2 \log_2 n$的深度。在进一步的方法中，Brent和Kung提出了一种加法器，其具有线性大小和扇出两个，但深度是Kogge-Stone加法器的两倍。这些结果是33-43岁，并没有实质性的理论改进，自那时以来。在本文中，我们将所有以前的加法器电路的个别优势集成到一个新的全加器的家庭，第一次提高$2\log_2 n$的深度范围，同时保持扇出界的两个。我们的加法器实现了一个渐进的最佳逻辑门深度为$\log_2 n + o(\log_2 n)$和线性大小为$\mathcal {O}(n)$。
2017-01-17 cs.AR cs.CC cs.DC
Hybrid CMOS-CNFET based NP dynamic Carry Look Ahead Adder
先进的电子器件技术要求更快的操作和更小的平均功耗，这是超大规模集成电路设计中最重要的参数。传统的互补金属氧化物半导体（CMOS）技术在器件的尺寸缩小中受到阈值电压和亚阈值泄漏问题的限制。这导致无法使其适应亚微米和纳米技术。碳纳米管（CNT）技术克服了阈值电压和亚阈值泄漏问题，尽管尺寸减小。基于CNT的技术开发了新兴技术中最有前途的器件，因为它具有大多数所需的功能。碳纳米管场效应晶体管（CNFET）是一种新型器件，有望在提高晶体管性能的同时保持晶体管的可扩展性。最近，CNT技术在纳米电子学应用中取得了巨大的进步。与硅基技术相比，CNFET避免了大多数基本限制，并提供了几个优势。虽然CNT作为一个更好的选择来克服一些大规模CMOS问题，CNT本身仍然沉浸在挫折中。在单个衬底上制作非常大的数字电路的碳纳米管是很难实现的。因此，采用p-CNFET和n-MOS晶体管设计了一种混合NP动态超前进位加法器（CLA）。在这里，CLA的性能进行了评估，在8位，16位，32位和64位的阶段与以下四个不同的实现：硅MOSFET（Si-MOSFET）多米诺逻辑，Si-MOSFET NP动态CMOS，碳纳米管MOSFET（CN-MOSFET）多米诺逻辑，和CN-MOSFET NP动态CMOS。最后，基于HSPICE仿真，在32 nm工艺下，对一种基于混合CMOS-CNFET的64位NP动态CLA进行了评估，…
2018-05-10 cs.AR cs.ET physics.app-ph
Area, Delay, and Energy-Efficient Full Dadda Multiplier
本文提出一种改进 Dadda 乘法器，通过半加器进位选择加法器、二进制至余1码转换器和改进 RCA 优化面积、延迟与能效，多工艺仿真验证其低功耗优势。
2023-07-11 cs.AR cs.SY eess.SY
A High Dynamic Range 3-Moduli-Set with Efficient Reverse Converter
RNS是一个非常有价值的快速并行运算工具。它在数字信号处理、容错系统等方面有着广泛的应用。本文引入了3-模集{2 ^n，2^{2n}-1，2 ^{2n}+1}，并利用中国剩余定理提出了它的剩余到二进制的转换器。本文给出了其简单的硬件实现，主要包括一个进位保存加法器（CSA）和一个模加法器（MA）。我们将我们的反向转换器的性能和面积利用率与模集{2^n-1，2^n，2^n+1，2^{2n}+1}和{2^n-1，2^n，2^n+1，2^n-2^{（n+1）/2}+1的反向转换器进行比较，2^n+2^{（n+1）/2}+1}具有相同的动态范围，我们证明了我们的架构在性能和面积利用率方面更好。此外，我们表明，我们的反向转换器比{2^n-1，2^n，2^n+1}的反向转换器更快的动态范围，如8位，16位，32位和64位，但它需要更多的面积。
2009-01-08 cs.AR cs.DC
Implementation of a 8-bit Wallace Tree Multiplier
本文介绍8位Wallace树乘法器在Cadence Virtuoso中基于gpdk45工艺的原理图与版图设计，并扩展到16位组合MAC单元，旨在降低电路深度复杂度。
2025-09-11 cs.AR cs.SY eess.SY
MaskedNet: The First Hardware Inference Engine Aiming Power Side-Channel Protection
差分功耗分析（Differential Power Analysis，DPA）是近二十年来研究的一个活跃领域，它通过功耗测量来研究从密码实现中提取秘密信息的攻击及其防御。不幸的是，到目前为止，对功率侧信道的研究主要集中在分析诸如AES、DES、RSA和最近的后量子密码学原语（例如，晶格）。与此同时，机器学习，特别是深度学习应用正在变得无处不在，其中机器学习模型是需要保密的知识产权的几种场景。然而，将侧信道分析扩展到机器学习模型提取在很大程度上是未探索的。本文将DPA框架扩展到神经网络分类器。首先，它显示DPA攻击在推理过程中提取秘密模型参数，如神经网络的权重和偏差。其次，通过对$\textit{masking}$的扩充，提出了针对这些攻击的$\textit{first countermeasures}$.由此产生的设计使用新的掩蔽组件，如掩蔽加法器树的全连接层和掩蔽整流器线性单元的激活函数。在SAKURA-X FPGA板上进行的实验表明，对未受保护的实现的一阶DPA攻击仅需200条迹线即可成功，并且我们的保护分别将延迟和面积成本增加了2.8倍和2.3倍。
2019-12-02 cs.AR cs.CR cs.NE
