Novel BCD Adders and Their Reversible Logic Implementation for IEEE 754r Format
IEEE 754 r是IEEE 754浮点标准的持续修订版，该标准的主要增强是增加了十进制格式。本文提出了两种新颖的BCD加法器，分别称为跳跃进位和超前进位BCD加法器。此外，近年来，可逆逻辑已经成为一种有前途的技术，其在低功率CMOS、量子计算、纳米技术和光计算中具有应用。没有可逆逻辑就不可能实现量子计算。因此，本文还提供了传统的BCD加法器的可逆逻辑实现，以及建议的进位跳跃BCD加法器使用最近提出的TSG门。此外，还提出了一种称为TS-3的新的可逆门，并且已经表明，所提出的BCD加法器的可逆逻辑实现与最近提出的一个相比，在所使用的可逆门的数量和产生的垃圾输出方面要好得多。本文设计和提出的可逆BCD电路构成了原始量子CPU的十进制ALU的基础。
2006-03-22 cs.AR
Reversible Logic Synthesis of Fault Tolerant Carry Skip BCD Adder
可逆逻辑在低功耗CMOS设计、数字信号处理、密码学、量子计算和光学信息处理等领域有着广泛的应用。本文提出了一种新的4*4奇偶保持可逆逻辑门IG。所提出的保奇偶可逆门可用于综合任意布尔函数。它允许任何故障，影响不超过一个信号容易检测电路的主要输出。它表明，容错可逆全加器电路可以实现只有两个IG。提出的容错全加器（FTFA）是用来设计其他算术逻辑电路，它是用来作为基本的构建块。它也已被证明，所提出的设计提供了更少的硬件复杂性，是有效的门数，垃圾输出和恒定输入比现有的同行。
2010-08-19 cs.AR
Fault tolerant reversible logic synthesis: Carry look-ahead and carry-skip adders
不可逆逻辑电路会为丢失的每一位信息散热。当输入向量不能从其对应的输出向量恢复时，信息丢失。可逆逻辑电路自然会处理发热问题，因为它只实现在其输入和输出向量之间具有一对一映射的功能。近年来，可逆逻辑设计成为低功耗电路设计的一个重要研究方向，并在低功耗CMOS设计、数字信号处理和纳米技术等领域得到了广泛应用。本文提出了实现超前进位和跳跃进位逻辑的可逆快速加法器的有效设计方法。所提出的16位高速可逆加法器将包括IG门用于实现其基本构建块。IG门是通用的，因为它可以用来合成任意的布尔函数。IG门是奇偶校验保持的，也就是说，输入的奇偶校验与输出的奇偶校验相匹配。它允许任何故障，影响不超过一个信号容易检测电路的主要输出。因此，所提出的高速加法器将具有在其输出侧检测误差的固有机会。它也已被证明，所提出的设计提供了更少的硬件复杂性，是有效的门数，垃圾输出和恒定输入比现有的同行。
2010-08-19 cs.AR
Novel Efficient Scalable QCA XOR and Full Adder Designs
本文提出了两种包含10和8个元胞的3输入QCA XOR门设计，并基于此构建了仅需12个元胞的QCA全加器，仿真验证表明其在元胞数、面积和延迟上均优于现有设计。
2023-02-27 cs.AR cs.ET
Novel Reversible TSG Gate and Its Application for Designing Components of Primitive Reversible/Quantum ALU
近年来，可逆逻辑已经成为一种有前途的计算范例，在低功耗CMOS、量子计算、纳米技术和光计算中具有应用。经典的逻辑门集合，如AND、OR和EXOR都是不可逆的。本文利用一种新的4 * 4可逆门TSG门来构建一个原始的可逆/量子ALU的组件。TSG门最重要的方面是它可以单独作为可逆全加器工作，也就是说，可逆全加器现在可以只用单个门来实现。利用TSG门设计了一种新型的可逆4：2压缩器，并将其用于设计一种新型的8 × 8可逆Wallace树乘法器。证明了采用TSG门设计的加法器、4：2压缩器和乘法器结构在可逆门数目和垃圾输出方面优于文献中的相应结构。这也许是第一次尝试设计一个可逆的4：2压缩机和可逆的华莱士树乘法器，就现有的文献和我们的知识而言。因此，本文提供了一个初始阈值，以建立更复杂的系统，可以执行复杂的操作，使用可逆逻辑。
2006-09-06 cs.AR
Novel Reversible Multiplier Architecture Using Reversible TSG Gate
近年来，可逆逻辑已成为一种有前途的技术，其应用在低功耗CMOS、量子计算、纳米技术和光计算中。经典的逻辑门集合，如AND、OR和EXOR都是不可逆的。最近提出了一种称为TSG的4 * 4可逆门。所提出的门的最重要的方面是，它可以单独工作作为一个可逆的全加器，即可逆的全加器现在可以实现与一个单一的门。提出了一种基于TSG门的N × N可逆乘法器。它基于两个概念。部分积可以使用Fredkin门以d的延迟并行生成，然后通过使用由TSG门设计的可逆并行加法器，加法可以减少到log2N步。类似的乘法器结构在传统的算术（使用传统的逻辑）已在现有的文献中报道，但在本文中提出的是完全基于可逆逻辑和可逆细胞作为其构建块。设计了一个4 × 4结构的可逆乘法器。它表明，所提出的乘法器架构使用TSG门是更好的和优化的，与文献中现有的同行相比，在可逆门和垃圾输出的数量。因此，本文提供了初始阈值，以建立更复杂的系统，可以执行更复杂的操作，使用可逆逻辑。
2006-05-01 cs.AR
Quantum Carry Lookahead Adders for NISQ and Quantum Image Processing
量子硬件设计的进展正在朝着足够大的机器发展，以开始在加密和物理等学科中实现量子算法。用于加法的量子线路是在这些机器上实现许多量子算法的关键。理想情况下，应该使用基于容错门和纠错码的量子线路，因为它们可以容忍环境噪声。然而，目前的机器称为噪声中间尺度量子（NISQ）的机器不能支持与容错设计相关联的开销。作为回应，诸如量子超前进位加法器（QCLA）之类的低深度电路引起了研究人员的注意。噪声误差和退相干的风险随着电路中栅极层的数量（或深度）的增加而增加。本文提出了一种基于Clifford+T门的out-of-place QCLA。QCLA针对T门数进行了优化，并使用了一种新的非计算门来节省T门。我们将QCLA基于Clifford+T门，因为一旦可以支持容错设计的量子硬件可用，它们最终可以通过纠错码容错。我们专注于T门成本的T门是显着更昂贵的容错比其他Clifford+T门。建议的QCLA进行了比较，并显示优于现有的作品中的T计数，因此量子门的总数。最后，我们以双线性内插的量子线路为例，说明所提出的QCLA在量子图像处理中的应用。
2021-06-09 cs.AR quant-ph
HALOC-AxA: An Area/-Energy-Efficient Approximate Adder for Image Processing Application
Florida Polytechnic University（佛罗里达理工学院）；Southern Illinois University Edwardsville（南伊利诺伊大学爱德华兹维尔分校）
本文提出一种新型近似加法器HALOC-AxA，在面积和能量效率上优于现有设计，同时保持或提升精度，并成功应用于图像处理任务以重建高质量图像。
2025-10-23 cs.AR
Novel Optimized Designs of Modulo $2n+1$ Adder for Quantum Computing
本文针对量子计算中尚缺的模 $(2n+1)$ 加法器，提出 QMA1 至 QMA4 四种优化设计，通过减少量子门、深度、量子比特数及改进零态制备，在 IBM 量子计算机上实现总错误降低 28.8%。
2024-06-11 cs.AR quant-ph
Noise-Resilient and Reduced Depth Approximate Adders for NISQ Quantum Computing
本文面向 NISQ 量子计算提出五种抗噪声且降低深度的近似量子加法器设计，利用直通和单 CNOT 门等低深度方案，在 IBM Qiskit 噪声实验中显著提升保真度。
2024-08-01 cs.AR quant-ph
Double Duty: FPGA Architecture to Enable Concurrent LUT and Adder Chain Usage
针对现代FPGA逻辑块无法并发使用LUT和加法器链导致面积优化受限的问题，提出Double Duty架构，通过复用现有输入绕过LUT直连加法器链，在不影响延迟下平均提升9.7%面积-延迟积。
2025-07-15 cs.AR
Evaluation of Power-Clock Waveforms for Positive Feedback Adiabatic Logic in 16 nm FinFET Technology
Eindhoven University of Technology（埃因霍温理工大学）
本研究在 16 nm FinFET 工艺中评估 PFAL 的功率时钟波形，发现三角形波形最优，单门能耗较静态 CMOS 降低 3.83 倍，4 位 Brent-Kung 加法器增益达 5.3 倍。
2026-09-18 cs.AR
ArithsGen: Arithmetic Circuit Generator for Hardware Accelerators
算术电路的生成器可以自动地提供算术电路的各种实现，这些实现示出关键电路参数（延迟、面积、功耗）之间的不同折衷。然而，现有的（免费）可用的发电机是有限的，如果更复杂的电路与层次结构和额外的架构优化的要求。此外，它们只支持少数几种输出格式。为了克服上述限制，我们开发了一种新的生成器的算术电路称为ArithsGen。ArithsGen可以使用基本的构建元素（如导线“与”门）生成有符号和无符号加法器和乘法器的特定架构。与现有的生成器相比，用户可以例如指定乘法器中使用的加法器的类型。该工具支持各种输出格式（Verilog、BLIF、C/C++或整数网表）。ArithsGen在通用可定制的精确和近似加法器和乘法器的合成和优化中进行了评估。此外，我们使用ArithsGen生成的电路作为种子的工具，开发自动创建近似实现的算术电路。我们发现，不同的初始电路（由ArithsGen生成）显着影响这些近似实现的属性。该工具可在https://github.com/ehw-fit/ariths-gen网站上查阅。
2022-03-09 cs.AR
BoolE: Exact Symbolic Reasoning via Boolean Equality Saturation
BoolE利用等式饱和技术实现门级网表的精确符号推理，通过领域规则集和新型提取算法识别高层结构，在乘法器验证中比ABC和Gamora识别更多全加器，并加速形式验证超四个数量级。
2025-04-20 cs.AR
Is Spiking Logic the Route to Memristor-Based Computers?
基于神经元（突触和离子泵）和忆阻器之间的相似性，忆阻器已经被建议作为类脑计算的新途径。忆阻器的直流动作是电流尖峰，我们认为这将对构建忆阻器计算机产生积极影响。在本文中，我们介绍了4种不同的逻辑分配，以实现顺序逻辑的忆阻器，并介绍了物理规则，求和，“反弹”，方向性和“递减回报”，从我们的调查阐明。然后，我们演示了忆阻器时序逻辑的工作原理，通过实例化一个“非”门，“与”门和一个全加器与一个单一的忆阻器。全加器利用忆阻器的存储器将三个二进制值加在一起，并输出值、进位数位甚至它们输入的顺序。
2014-02-17 cond-mat.mtrl-sci cs.AR cs.ET
Spiking memristor logic gates are a type of time-variant perceptron
忆阻器是一种低功耗的记忆保持电阻器，被认为对神经形态计算很有用，神经形态计算可以通过设备的短期记忆介导的尖峰相互作用进行计算。使用相互作用的尖峰，可以构建同时计算或的与门，类似地，可以构建计算其输入的算术和的全加器。在这里，我们将展示如何通过将忆阻器建模为一种新型的感知器来理解这些门：一种对输入顺序敏感的感知器。忆阻器的存储器可以改变稍后输入的输入权重，因此忆阻器门不能由单个感知器准确描述，需要时不变感知器网络或复杂的时变自可重编程感知器。这项工作证明了忆阻器逻辑门的高功能性，并且还证明了增加控制可以在硬件中创建标准感知器，这可能用于构建神经网络芯片。
2018-01-08 cs.AR cs.ET cs.NE
Modeling Gate-Level Abstraction Hierarchy Using Graph Convolutional Neural Networks to Predict Functional De-Rating Factors
iRoC Technologies；Tallinn University of Technology（塔林理工大学）；Politecnico di Torino（都灵理工大学）
提出了一种基于图卷积网络的门级网表建模方法。该模型预测给定电路的时序元件的整体功能降额因子。在工作的初步阶段，重要的目标是使GCN能够将门级网表转换为图建模语言（GML）形式的概率贝叶斯图后作为输入信息。该部分使GCN能够学习图域中网表的结构信息。在第二阶段的工作中，建模的GCN训练与一个功能的降额因素的一个非常低的数量的单独的时序元件（触发器）。第三阶段包括理解GCN模型的准确性，以模拟任意电路网表。设计的模型进行了验证两个电路。一个是IEEE 754标准的双精度的浮点加法器，第二个是10千兆以太网MAC IEEE802.3标准。将预测结果与称为单事件翻转（SEU）的错误的标准故障注入活动结果进行比较。验证结果以直方图和排序概率的形式以图形方式显示，并使用预测和模拟故障注入结果之间的置信区间（CI）度量进行评估。
2021-04-05 cs.AR cs.LG
