Power efficient carry propagate adder
本文介绍了基于GDI技术的进位加法器的设计细节和性能。GDI技术是一种设计数字电路的低功耗技术，与最常用的CMOS技术相比，其功耗更低。GDI还具有传播延迟最小、所需面积最小和设计任何数字电路的复杂度较低的优点。我们用GDI技术设计了进位加法器，并在面积、延迟和功耗方面与CMOS技术进行了比较。电路设计采用CADENCE EDA工具，仿真采用SPECTRE VIRTUOSO工具，0.18米工艺。性能比较结果表明，采用GDI技术的进位加法器比采用CMOS技术的进位加法器功耗低55.6%。
2013-07-12 cs.AR
A New Reversible TSG Gate and Its Application For Designing Efficient Adder Circuits
近年来，可逆逻辑已成为一种有前途的技术，其应用在低功耗CMOS、量子计算、纳米技术和光计算中。经典的逻辑门集合，如AND、OR和EXOR都是不可逆的。本文提出了一种新的4 × 4可逆门TSG门。提出的门是用来设计高效的加法器单元。所提出的门的最重要的方面是，它可以单独工作作为一个可逆的全加器，即可逆的全加器现在可以实现与一个单一的门。然后，建议的门被用来设计可逆纹波进位和进位跳跃加法器。它表明，加法器的架构设计使用建议的门是更好的和优化，与文献中现有的同行相比，在可逆门和垃圾输出的数量。因此，本文提供了初始阈值，以建立更复杂的系统，可以执行更复杂的操作，使用可逆逻辑。
2006-03-23 cs.AR
ArithsGen: Arithmetic Circuit Generator for Hardware Accelerators
算术电路的生成器可以自动地提供算术电路的各种实现，这些实现示出关键电路参数（延迟、面积、功耗）之间的不同折衷。然而，现有的（免费）可用的发电机是有限的，如果更复杂的电路与层次结构和额外的架构优化的要求。此外，它们只支持少数几种输出格式。为了克服上述限制，我们开发了一种新的生成器的算术电路称为ArithsGen。ArithsGen可以使用基本的构建元素（如导线“与”门）生成有符号和无符号加法器和乘法器的特定架构。与现有的生成器相比，用户可以例如指定乘法器中使用的加法器的类型。该工具支持各种输出格式（Verilog、BLIF、C/C++或整数网表）。ArithsGen在通用可定制的精确和近似加法器和乘法器的合成和优化中进行了评估。此外，我们使用ArithsGen生成的电路作为种子的工具，开发自动创建近似实现的算术电路。我们发现，不同的初始电路（由ArithsGen生成）显着影响这些近似实现的属性。该工具可在https://github.com/ehw-fit/ariths-gen网站上查阅。
2022-03-09 cs.AR
Low power-area designs of 1bit full adder in cadence virtuoso platform
功耗已经成为集成电路（IC）的主要设计约束。在纳米技术领域，泄漏功率已成为总功率的主要组成部分。全加器是ALU的基本功能单元。通过降低ALU的功耗来降低处理器的功耗，并且可以通过降低全加器的功耗来降低ALU的功耗。因此，低功耗的全加器设计越来越受到人们的青睐。本文介绍了一种基于cadence工具和virtuoso平台的低功耗晶体管全加器的设计，整个仿真是在180 nm单n阱CMOS体工艺上，在cadence工具的virtuoso平台上，在1.8V电源电压和100 MHz频率下完成的。这些电路功耗更低，与传统的28T设计相比，最大（6T设计）节省了93.1%的功耗，与SERF设计相比节省了80.2%的功耗，而没有太多的延迟退化。该电路充分利用了GDI技术和传输管逻辑的优点
2013-09-10 cs.AR
An Improved Structure Of Reversible Adder And Subtractor
在今天的世界上，每天都有一种比其前身更快、更小、更复杂的新技术被开发出来。封装到传统系统芯片上的晶体管数量的增加导致功耗增加，这就是为什么可逆逻辑由于其散热特性较少而引起研究人员的注意。可逆逻辑可以应用于诸如量子计算、光计算、量子点细胞自动机、低功率VLSI电路、DNA计算等应用。本文给出加法器、加法器和奇偶保持加法器的可逆组合电路。本文提出的电路采用费曼门、双费曼门和多路复用门设计，在量子代价、垃圾输出和总逻辑计算方面优于文献中已有的电路。
2013-06-08 cs.AR
Reversible Logic Synthesis of Fault Tolerant Carry Skip BCD Adder
可逆逻辑在低功耗CMOS设计、数字信号处理、密码学、量子计算和光学信息处理等领域有着广泛的应用。本文提出了一种新的4*4奇偶保持可逆逻辑门IG。所提出的保奇偶可逆门可用于综合任意布尔函数。它允许任何故障，影响不超过一个信号容易检测电路的主要输出。它表明，容错可逆全加器电路可以实现只有两个IG。提出的容错全加器（FTFA）是用来设计其他算术逻辑电路，它是用来作为基本的构建块。它也已被证明，所提出的设计提供了更少的硬件复杂性，是有效的门数，垃圾输出和恒定输入比现有的同行。
2010-08-19 cs.AR
Energy Efficient Full Adder Cell Design With Using Carbon Nanotube Field Effect Transistors In 32 Nanometer Technology
全加器是逻辑运算器的关键部件之一。因此，提出低功率全加器单元降低了整个电路的功耗。此外，使用纳米晶体管，由于其独特的特性，将节省能源消耗和减少芯片面积。提出了一种基于碳纳米管场效应晶体管的低功耗全加器单元。基于32纳米工艺的CNTFET模型，利用HSPICE对不同温度和VDD值下的模拟结果进行了分析。
2014-11-08 cs.AR
PolyAdd: Polynomial Formal Verification of Adder Circuits
只有通过形式化验证方法才能保证功能的正确性。虽然对于许多电路，快速验证是可能的，但在其他情况下，这些方法失败了。一般来说，没有有效的算法可以给出，因为底层的验证问题是NP完全的。在本文中，我们证明了不同类型的加法器电路的多项式验证可以确保基于BDD。虽然已知加法的输出函数是多项式有界的，但我们在下文中表明，整个构造过程可以在多项式时间内进行。这是为简单的波纹进位加法器，但也为快速加法器，如条件和加法器和进位前瞻加法器。证明了加法器函数的性质，并描述了多项式验证的核心原理，该原理也可以扩展到其他类型的函数和电路实现。
2021-04-03 cs.AR cs.DS cs.SC
High Speed Multiple Valued Logic Full Adder Using Carbon Nano Tube Field Effect Transistor
高速全加器（FA）模块是设计高性能运算电路的关键部件。本文提出了一种新的高速多值逻辑FA模块。建议FA是由14个晶体管和3个电容器，使用碳纳米管场效应晶体管（CNFET）技术。此外，我们提出的技术已经在不同的电压（即，0.65V和0.9V）。观察到的结果表明，与现有FA同行相比，功耗和功率延迟积（PDP）有所改善
2011-04-02 cs.AR
On the Design and Analysis of Quaternary Serial and Parallel Adders
为了减少加法器电路的时间和面积，多年来人们对加法器电路的优化技术进行了广泛的研究，主要是在二进制逻辑系统中。本文给出了在四值逻辑系统中设计一个全加器所需的公式。推导了单级并行加法器作为先行进位加法器的计算公式。我们还设计了一个对数级并行加法器，它可以在log2（n）时间延迟内计算n个量子位的进位。最后，我们比较了这些设计，最后提出了一种混合加法器，它结合了串行和并行加法器的优点。
2010-09-14 cs.AR
Circuit Design for A Measurement-Based Quantum Carry-Lookahead Adder
我们提出了一个量子超前进位加法器（QCLA）的设计和评估使用基于测量的量子计算（MBQC），称为MBQCLA。QCLA最初是为支持长距离通信的抽象并发架构而设计的，但大多数现实的架构严重限制了通信距离。量子超前进位加法器比量子纹波进位加法器更快; QCLA具有对数深度，而纹波加法器具有线性深度。MBQCLA利用MBQC在单位时间内转移量子态的能力来加速加法。MBQCLA打破了仅最近邻架构中加法电路的延迟限制：与线性最近邻架构的电路深度的$Θ(n)$限制相比，它可以达到$Θ(log n)$深度。当添加长度超过100个量子位的寄存器时，MBQCLA比脉动进位加法器快一个数量级，但需要大一个数量级的簇状态。集群状态资源可分为计算和通信;对于未优化的形式，$\approx$ 88%的资源用于通信。水平通信成本的手动优化导致就地MBQCLA电路的空间资源减少$\approx$ 12%。为了比较，图形状态量子超前进位加法器（GSQCLA）仅使用MBQCLA的空间资源的$\approx$ 9%。
2009-10-14 cs.AR quant-ph
An Approximate Carry Estimating Simultaneous Adder with Rectification
最近，近似计算在降低算术运算的功率、面积和时间要求方面得到了重要的应用。近年来所做的一些工作进一步沿着这些方向的近似计算。在这项工作中，我们提出了一个新的近似加法器，采用进位预测方法。这允许进位的并行传播，从而允许更快的计算。除了基本的加法器设计，我们还提出了一个整流逻辑，这将使更大的计算精度更高。实验结果表明，我们的加法器产生的结果比传统的纹波进位加法器快91.2%。在精度方面，在基本设计中增加整流逻辑，产生的结果比SARA和BCSA等最先进的加法器精度高74%。
2020-08-26 cs.AR
Fast Parallel Integer Adder in Binary Representation
二进制整数加法器是任何数字处理器的基本运算之一。为了将两个N位的整数相加，串行加法器需要尽可能多的时钟节拍。为了实现更高的速度，在文献中讨论了并联电路，并且这些电路通常在两个电平中操作。在较低级别，由较少比特数的块表示的整数被相加，并且在下一级别的级联级中，在先前加法运算中产生的进位被求和到被加数。本文描述了一种快速加法器的设计方法及其改进，第一种方法类似于归并排序算法的运算方法，分析和吸收了各步进位的一些重要性质，得到了一种在时间上与现有方法相当的并行加法器。在此之后，关键的见解在改进的设计中得以实现，该设计需要2个时钟节拍来执行加法运算，只需要O（square（N））空间。比特数N通常被选择为2的正整数幂。加速是通过用于2的i次幂的增量运算的专用电路来实现的，对于i = 0，1，.，N-1，每个操作只需要一个时钟滴答完成。讨论了该加法器在乘法运算中的实用性。标准乘法方法利用量化器和3位到2位合并电路来产生整数，该整数以二进制表示与2的非负整数幂的位置（加权系数）相对应的列中的1的数目。最后两个合并的整数在最后由加法器相加。
2019-03-25 cs.AR
Efficient Approaches for Designing Fault Tolerant Reversible Carry Look-Ahead and Carry-Skip Adders
组合或经典逻辑电路会为丢失的每一位信息散热。当输入向量不能从其对应的输出向量恢复时，信息丢失。可逆逻辑电路仅实现在其输入和输出向量之间具有一对一映射的功能，因此自然地负责加热。近年来，可逆逻辑设计成为低功耗电路设计的一个重要研究方向，在低功耗CMOS电路设计、数字信号处理和纳米技术等领域得到了广泛的应用。本文提出了设计容错可逆快速加法器的有效方法，实现了超前进位和跳跃进位逻辑。所提出的高速可逆加法器包括用于实现其基本构建块的双稳态门。该门是普适的和奇偶保持的。它允许任何故障，影响不超过一个信号容易检测电路的主要输出。它也已被证明，所提出的设计提供了更少的硬件复杂性，是有效的门数，垃圾输出和恒定输入比现有的同行。
2010-08-19 cs.AR
Dynamic Ultrasound Beamforming Using Left-to-Right Arithmetic Adders on FPGA
Faculty of Informatics and Data Science, University of Regensburg（雷根斯堡大学信息科学与数据科学学院）；Department of Computer Engineering, College of Computing and Mathematics, KFUPM（阿卜杜拉国王科技大学计算机工程学院计算与数学学院）
提出一种基于左到右（MSDF）算术的加法树架构，用于FPGA上的DAS超声波束形成，相比传统设计减少2.5倍LUT、降低23%动态功耗，并支持动态精度调节。
2026-07-01 cs.AR math.OC
Fault tolerant reversible logic synthesis: Carry look-ahead and carry-skip adders
不可逆逻辑电路会为丢失的每一位信息散热。当输入向量不能从其对应的输出向量恢复时，信息丢失。可逆逻辑电路自然会处理发热问题，因为它只实现在其输入和输出向量之间具有一对一映射的功能。近年来，可逆逻辑设计成为低功耗电路设计的一个重要研究方向，并在低功耗CMOS设计、数字信号处理和纳米技术等领域得到了广泛应用。本文提出了实现超前进位和跳跃进位逻辑的可逆快速加法器的有效设计方法。所提出的16位高速可逆加法器将包括IG门用于实现其基本构建块。IG门是通用的，因为它可以用来合成任意的布尔函数。IG门是奇偶校验保持的，也就是说，输入的奇偶校验与输出的奇偶校验相匹配。它允许任何故障，影响不超过一个信号容易检测电路的主要输出。因此，所提出的高速加法器将具有在其输出侧检测误差的固有机会。它也已被证明，所提出的设计提供了更少的硬件复杂性，是有效的门数，垃圾输出和恒定输入比现有的同行。
2010-08-19 cs.AR
Semicustom Frontend VLSI Design and Analysis of a 32-bit Brent-Kung Adder in Cadence Suite
本文针对数字电路中高速算术运算需求，采用Verilog HDL实现32位Brent-Kung并行前缀加法器，借助Cadence套件工具仿真验证，通过与传统架构对比，证明其在速度与硬件复杂度平衡上的优势，适用于现代高速数字系统。
2025-03-23 cs.AR
4-Bit High-Speed Binary Ling Adder
二进制加法是计算机算术中最原始、最常用的应用之一。对于二进制加法，已经提出了各种各样的算法和实现。Huey Ling提出了一种更简单的CLA方程，它依赖于相邻的比特对。在比特生成和比特传播的同时，我们还引入了另一种前缀比特--半和比特。Ling加法器提高了n位二进制加法的速度，是对现有的进位-超前加法器的升级。进位先行方程的几种变体，如Ling进位，已经提出了简化进位计算并可以导致更快的结构。Ling加法器，利用Ling的进位和传播位来计算和位。结果，减少了对先前位相加的依赖性;即，降低了纹波效应。本文对上述高速加法器的实现进行了比较研究。
2019-08-25 cs.AR
Ternary circuits: why R=3 is not the Optimal Radix for Computation
证明了e=2.718四舍五入到3是计算的最佳基数。类似于CNTFET的技术被用于比较反相器、Nand、加法器、乘法器、D触发器和SRAM单元。三进制和二进制电路之间的晶体管计数比通常大于log（3）/log（2）信息比。唯一的例外涉及结合了两个电路缺点（额外的电源和晶体管之间的电路冲突）的电路方法，并且仅当它基于三进制反相器实现电路时。对于加法器和乘法器等算术电路，使用相同技术的二进制电路总是优于三进制电路。
2019-08-19 cs.AR
In-memory Multi-valued Associative Processor
内存关联处理器体系结构是克服内存墙瓶颈和实现向量/并行算术运算的一个很好的选择。在本文中，我们扩展的功能的关联处理器的多值算术。为了允许在内存中计算实现的算术或逻辑功能，我们提出了一种结构化的方法，使自动生成相应的查找表（LUT）。我们提出了两种方法来建立LUT：第一种方法，形式化的直觉背后的LUT通过排序和一个更优化的方法，减少了所需的写周期的数量。为了证明这些方法，我们提出了一种新的三进制关联处理器（TAP）的架构，用于实现高效的三进制向量就地加法。一个SPICE-MATLAB协同仿真器的实施，以测试TAP的功能，并评估所提出的AP三进制就地加法器实现的能量，延迟和面积方面的性能。结果表明，与二值AP加法器相比，三值AP加法器的功耗和面积分别降低了12.25%和6.2%。与最先进的三进制超前进位加法器相比，三进制AP还展示了52.64%的能量减少和高达9.5倍的延迟。
2021-10-18 cs.AR
Binary Adder Circuits of Asymptotically Minimum Depth, Linear Size, and Fan-Out Two
我们考虑构造快速和小型二进制加法器电路的问题。在广泛使用的加法器中，Kogge-Stone加法器通常被认为是最快的，因为它计算两个$n$位数（其中$n$是2的幂）的进位位，具有$2\log_2 n$逻辑门的深度，大小$4 n\log_2 n$，并且所有扇出都以2为界。避免了两个以上的扇出，因为它们导致插入中继器以重新为信号供电和物理实现中的额外深度。然而，Kogge-Stone加法器的深度界限偏离$\log_2 n$的下限两倍。这个界限是由Brent和Krapchenko在两个独立的构造中渐近实现的。Brent的构造既没有给出扇出的界限，也没有给出大小，而Krapchenko的加法器具有线性大小，但可以具有线性扇出。当扇出界限为2时，两种构造都不能达到小于$2 \log_2 n$的深度。在进一步的方法中，Brent和Kung提出了一种加法器，其具有线性大小和扇出两个，但深度是Kogge-Stone加法器的两倍。这些结果是33-43岁，并没有实质性的理论改进，自那时以来。在本文中，我们将所有以前的加法器电路的个别优势集成到一个新的全加器的家庭，第一次提高$2\log_2 n$的深度范围，同时保持扇出界的两个。我们的加法器实现了一个渐进的最佳逻辑门深度为$\log_2 n + o(\log_2 n)$和线性大小为$\mathcal {O}(n)$。
2017-01-17 cs.AR cs.CC cs.DC
Novel Efficient Scalable QCA XOR and Full Adder Designs
本文提出了两种包含10和8个元胞的3输入QCA XOR门设计，并基于此构建了仅需12个元胞的QCA全加器，仿真验证表明其在元胞数、面积和延迟上均优于现有设计。
2023-02-27 cs.AR cs.ET
A Cost-Efficient Look-Up Table Based Binary Coded Decimal Adder Design
BCD码（Binary Coded Decimal）是计算和电子通信中普遍采用的一种精度高、易于转换、可读的表示法，本文提出了一种树型结构的并行BCD码加法算法，该算法降低了算法的时间复杂度。由于FPGA（现场可编程门阵列）技术的诸多优点和应用，BCD加法器采用基于查找表（LUT）的设计会更有效。本文的主要贡献是提出了一种最小尺寸和最小深度的基于LUT的BCD加法器电路结构。
2022-03-18 cs.AR
Quantum Cost Efficient Reversible BCD Adder for Nanotechnology Based Systems
可逆逻辑允许低功耗电路设计，并在密码学、数字信号处理、量子和光学信息处理中建立了其应用。本文提出了一种新的量子成本有效的可逆BCD加法器的纳米技术为基础的系统使用PFAG门。它已被证明，所提出的设计提供了更少的硬件复杂性，并需要最少数量的垃圾输出比现有的同行。所提出的设计的显着性质是，它的量子实现在NMR技术。
2011-12-04 cs.AR
Reduced Area Low Power High Throughput BCD Adders for IEEE 754r Format
IEEE 754r是IEEE 754浮点标准的持续修订版，该标准的主要增强是增加了十进制格式。首先，本文提出了一种新颖的双管与门和“或”门。所提出的“与”门没有电源，因此它可以被称为无电源“与”门。类似地，所提出的两个晶体管的“或”门没有接地，并且可以被称为无地或。其次，针对IEEE754r格式，本文提出了两种新颖的BCD加法器：跳跃进位和超前进位BCD加法器。为了设计超前进位BCD加法器，提出了一种新的4位超前进位加法器NCLA，它构成了超前进位BCD加法器的基本组成部分。最后，利用所提出的两个晶体管与门和“或”门，提供了所提出的BCD加法器的优化的小面积低功耗高吞吐量电路。
2006-09-08 cs.AR
Approximate Ripple Carry and Carry Lookahead Adders - A Comparative Analysis
近似纹波进位加法器（RCA）和超前进位加法器（CLAs），提出了与精确RCA和CLAs进行比较，用于执行32位加法。采用32/28 nm CMOS工艺实现了精确和近似的RCA和CLA。对于较低有效加法器位位置，考虑范围从4位到20位的近似。仿真结果表明，近似RCA报告减少功率延迟产品（PDP）从19.5%到82%，比精确RCA的近似大小从4位到20位不等。此外，近似CLA报告PDP的减少范围从16.7%到74.2%，比精确CLA的近似大小从4位到20位不等。平均而言，对于所考虑的近似尺寸，观察到与近似RCA相比，近似CLA实现PDP减少46.5%。因此，近似CLA优于近似RCA，用于近似计算机算法的低功耗实现。
2017-10-16 cs.AR
Numerical model for 32-bit magnonic ripple carry adder
在基于CMOS的电子器件中，实现求和运算的最直接方法是使用纹波进位加法器（RCA）。磁振子学是研究自旋波及其量子磁振子数据处理的科学领域，最近提出了一种磁振子半加法器，可以被认为是最简单的磁振子集成电路。在这里，我们开发了一个计算模型的磁振子的基本块，使磁振子门和磁振子电路的设计和模拟的任意复杂性，并证明其功能的32位集成RCA的例子。它示出的RCA需要利用额外的再生器的基础上的磁振子定向耦合器与嵌入式放大器规范化的磁振子信号之间的半加法器。对大规模磁振子集成电路进行了基准测试。考虑到所有需要的放大器，基于30 nm的磁振子32位加法器的能量消耗可以低至961 aJ/操作。
2021-09-27 cond-mat.mes-hall cs.AR physics.app-ph
Constructing Depth-Optimum Circuits for Adders and AND-OR Paths
我们研究的基本问题，构建深度优化电路的二进制加法。更确切地说，在文献中，我们考虑以下问题：给定辅助输入$t_0, \dotsc, t_{m-1}$，所谓的生成和传播信号，在基{AND 2，OR 2}上构造深度最优电路，计算$n$位加法器的所有$n$进位位，其中$m=2n-1$。实际上，进位位是AND-OR路径，即，形式为$t_0 \lor ( t_1 \land (t_2 \lor ( \dots t_{m-1}) \dots ))$的布尔函数。经典的方法构造所谓的前缀电路，其不实现竞争深度。例如，Kogge和Stone的流行构造只是一个$2$近似。任何前缀电路的深度的下限是$1.44 \log_2 m$ + const，而最近的非前缀电路的深度是$\log_2 m$ + $\log_2 \log_2 m$ + const。然而，不知道这些多项式时间方法中的任何一种是否达到了所有$m$的最佳深度。我们提出了一个新的指数时间算法解决问题的最优。运行时间为$\mathcal O(2.45^m)$的先前最佳精确算法仅适用于$m \leq 29$。我们的算法是显着更快：我们实现了$\mathcal O(2.02^m)$的运行时间，并采用先进的修剪策略，以提高实际运行时间显着。这使我们能够计算所有$m \leq 64$的最佳电路。结合这些计算结果与新的理论见解，我们得出的最佳深度$2^k$位…
2020-12-10 cs.AR cs.DM
A Low-Voltage, Low-Power 4-bit BCD Adder, designed using the Clock Gated Power Gating, and the DVT Scheme
本文提出了一种低功耗，高能效的4位二进制编码解码器（BCD）加法器的设计，传统的4位BCD加法器已修改与时钟门控电源门控技术。此外，在设计全加器模块时引入了DVT（Dual-vth）方案的概念，以降低泄漏功率，并保持整个电路的整体性能。采用45 nm工艺设计了4位BCD加法器，在200 MHz频率和1 V电源电压下工作时，平均功耗为1.384 μ W。在SPICE上进行不同的仿真，结果表明，与传统的4位BCD加法器相比，所提出的设计的优越性。考虑到平均功率和延迟的乘积，对于200 MHz的工作频率，与传统设计相比，该方案实现了公平的47.41%的降低。
2013-09-27 cs.AR
Approximate Early Output Asynchronous Adders Based on Dual-Rail Data Encoding and 4-Phase Return-to-Zero and Return-to-One Handshaking
近似计算作为精确计算的替代方案正在兴起，这是由于其实现具有低功耗、更少的关键路线延迟和更少的面积占用的数字电路和系统的潜力，从而在结果的准确性方面获得可接受的折衷。在计算机算术领域，已经设计了几种近似加法器和乘法器，并且它们的潜力已经在实际数字信号处理应用中与精确加法器和乘法器进行了比较。然而，在现有的文献中，几乎所有的近似加法器和乘法器报告对应的同步设计方法。在这项工作中，我们考虑鲁棒的异步，即准延迟不敏感的实现近似加法器采用延迟不敏感的代码的数据表示和处理，和4相握手协议的数据通信。使用的4阶段握手协议是归零和归一协议。具体而言，我们考虑的32位近似加法器的实现的基础上的归零和归一握手协议，采用延迟不敏感的双轨码的数据编码。我们考虑的范围内的近似值从4位到20位的最低有效位置的准确的32位异步加法器。异步加法器对应于早期输出（即早期复位）类型，其基于众所周知的纹波进位加法器架构。实验结果表明，近似异步加法器实现减少的设计指标，如延迟，周期时间，平均功耗，和硅面积相比，准确的异步加法器。此外，与归零协议相比，归一协议的设计度量的减少更大。使用32/28 nm CMOS工艺估计设计指标。
2018-01-17 cs.AR
Novel BCD Adders and Their Reversible Logic Implementation for IEEE 754r Format
IEEE 754 r是IEEE 754浮点标准的持续修订版，该标准的主要增强是增加了十进制格式。本文提出了两种新颖的BCD加法器，分别称为跳跃进位和超前进位BCD加法器。此外，近年来，可逆逻辑已经成为一种有前途的技术，其在低功率CMOS、量子计算、纳米技术和光计算中具有应用。没有可逆逻辑就不可能实现量子计算。因此，本文还提供了传统的BCD加法器的可逆逻辑实现，以及建议的进位跳跃BCD加法器使用最近提出的TSG门。此外，还提出了一种称为TS-3的新的可逆门，并且已经表明，所提出的BCD加法器的可逆逻辑实现与最近提出的一个相比，在所使用的可逆门的数量和产生的垃圾输出方面要好得多。本文设计和提出的可逆BCD电路构成了原始量子CPU的十进制ALU的基础。
2006-03-22 cs.AR
Design of Adiabatic MTJ-CMOS Hybrid Circuits
随着电池供电的便携式设备需求的增加，低功耗设计是必要的。在许多这样的设备中，操作速度不如电池寿命重要。使用纳米器件的逻辑存储器结构和绝热设计分别是降低静态和动态功耗的两种方法。磁性隧道结（MTJ）是一种新兴的技术，当结合CMOS用于存储器中的逻辑结构时具有许多优点。本文介绍了一种新颖的绝热混合MTJ/CMOS结构，并将其用于AND/NAND、XOR/XNOR和1位全加器电路的设计。我们使用HSPICE模拟的设计与32纳米CMOS工艺，并比较它与非绝热混合MTJ/CMOS电路。所提出的绝热MTJ/CMOS全加器设计与以前的MTJ/CMOS全加器相比，功耗降低了7倍以上。
2017-08-25 cs.AR cs.ET
CircuitVAE: Efficient and Scalable Latent Circuit Optimization
NVIDIA（英伟达）；Harmonic（哈蒙尼克公司）；Hippocratic AI（希波克拉底人工智能公司）
CircuitVAE将电路计算图嵌入连续空间并通过梯度下降优化仿真代理，以高样本效率设计大规模数字电路，在64位加法器上以不到一半样本预算超越强化学习和遗传算法，并能在真实芯片中超越商业工具。
2024-06-13 cs.AR cs.LG
Latency Optimized Asynchronous Early Output Ripple Carry Adder based on Delay-Insensitive Dual-Rail Data Encoding
采用延迟不敏感码进行数据表示（即编码）并遵循4相归零协议进行握手的异步电路通常是鲁棒的。根据是否使用单个延迟不敏感代码或多个延迟不敏感代码进行数据编码，编码方案被称为同构或异构延迟不敏感数据编码。本文提出了一种新的延迟优化早期输出异步纹波进位加法器（RCA），它采用了一位异步全加器（SAFA）和双位异步全加器（DAFA），它们采用了冗余逻辑，基于对延迟不敏感的双轨码，即同构数据编码，并遵循4相归零握手。在各种RCA，超前进位加法器（CLA），和进位选择加法器（CSLA）的设计，这是基于同构或异构的延迟不敏感的数据编码，对应于弱指示或早期输出时序模型，所提出的早期输出异步RCA，结合SAFA和DAFA与冗余逻辑被发现，以减少延迟的双操作数加法运算。特别地，对于32位异步RCA，利用15级DAFA和2级SAFA导致减少的延迟。考虑32/28 nm CMOS数字单元库的典型门延迟，计算了不同异步加法器的理论最坏情况延迟，并与实际最坏情况延迟进行了比较。理论和实际最差情况下的延迟显示出密切的相关性......
2017-06-13 cs.AR
Quantum Carry Lookahead Adders for NISQ and Quantum Image Processing
量子硬件设计的进展正在朝着足够大的机器发展，以开始在加密和物理等学科中实现量子算法。用于加法的量子线路是在这些机器上实现许多量子算法的关键。理想情况下，应该使用基于容错门和纠错码的量子线路，因为它们可以容忍环境噪声。然而，目前的机器称为噪声中间尺度量子（NISQ）的机器不能支持与容错设计相关联的开销。作为回应，诸如量子超前进位加法器（QCLA）之类的低深度电路引起了研究人员的注意。噪声误差和退相干的风险随着电路中栅极层的数量（或深度）的增加而增加。本文提出了一种基于Clifford+T门的out-of-place QCLA。QCLA针对T门数进行了优化，并使用了一种新的非计算门来节省T门。我们将QCLA基于Clifford+T门，因为一旦可以支持容错设计的量子硬件可用，它们最终可以通过纠错码容错。我们专注于T门成本的T门是显着更昂贵的容错比其他Clifford+T门。建议的QCLA进行了比较，并显示优于现有的作品中的T计数，因此量子门的总数。最后，我们以双线性内插的量子线路为例，说明所提出的QCLA在量子图像处理中的应用。
2021-06-09 cs.AR quant-ph
PrefixRL: Optimization of Parallel Prefix Circuits using Deep Reinforcement Learning
NVIDIA（英伟达）
在这项工作中，我们提出了一个基于强化学习（RL）的方法来设计并行前缀电路，如加法器或优先级编码器，是高性能数字设计的基础。与以前的方法不同，我们的方法纯粹通过循环中的综合学习来设计解决方案。我们设计了一个基于网格的状态-动作表示和一个用于构造合法前缀电路的RL环境。在此环境中训练的深度卷积RL代理生成前缀加法器电路，这些电路在32 b和64 b设置中分别以相同延迟的面积减少16.0%和30.2%的Pareto主导现有基线。我们观察到，用开源合成工具和单元库训练的代理可以设计加法器电路，其面积和延迟比工业单元库中的商业工具加法器更低。
2022-05-14 cs.AI cs.AR cs.LG
Design of a 64-bit SQRT-CSLA with Reduced Area and High-Speed Applications in Low Power VLSI Circuits
本文通过门级调整改进进位选择加法器结构，设计了8至64位平方根进位选择加法器，在低功耗VLSI电路中显著降低面积与延迟，并经Xilinx ISE仿真验证其性能优于标准SQRT CSLA。
2024-10-21 cs.AR cs.ET
Noise-Resilient and Reduced Depth Approximate Adders for NISQ Quantum Computing
本文面向 NISQ 量子计算提出五种抗噪声且降低深度的近似量子加法器设计，利用直通和单 CNOT 门等低深度方案，在 IBM Qiskit 噪声实验中显著提升保真度。
2024-08-01 cs.AR quant-ph
An Efficient Reconfigurable FIR Digital Filter Using Modified Distribute Arithmetic Technique
本文提出了一种改进的基于分布式算术的技术来计算乘积的和，节省了相当数量的乘法和累加块，从而连续地减小了电路尺寸。在该技术中，基于多路复用器的结构用于重用块，以减少所需的存储器位置。在这种技术中，进位前瞻加法器树的基础上使用具有更好的面积延迟产品。FIR滤波器的设计采用VHDL语言完成，并使用Xilinx 12.2综合工具和ISIM仿真器进行综合。功率分析使用Xilinx Xpower分析仪完成。与现有结构相比，所提出的结构需要减少近42%的单元，减少40%的LUT触发器对，并且还减少2%的功率。
2017-04-27 cs.AR
ASIC-based Implementation of Synchronous Section-Carry Based Carry Lookahead Adders
提出了一种基于分段进位的超前进位加法器（SCBCLA）拓扑结构，作为对传统超前进位加法器（CCLA）拓扑结构的改进。SCBCLA和CCLA的自定时和基于FPGA的实现在早期被考虑，并且发现SCBCLA可以有助于延迟减少，即，与CCLA相比，以面积和/或功率参数的一些增加为代价为改进的速度铺平道路。在这项工作中，我们考虑半定制的基于ASIC的实现不同的变体SCBCLA和CCLA执行32位双操作数加法。基于针对高端32/28nm CMOS工艺获得的32位双操作数加法的仿真结果，发现优化的SCBCLA架构报告了与优化的CCLA架构相比的9.8%的品质因数（FOM）改善，其中FOM被定义为功率、延迟和面积的乘积的倒数。通常从模拟推断，SCBCLA架构在设计度量方面与CCLA架构相比可能更有益，同时有益于涉及双操作数和/或多操作数加法的各种计算机算术运算。此外，据观察，异构CLA体系结构往往表现良好的同类CLA体系结构相比，证实了仿真结果。
2016-03-25 cs.AR
FPGA-Based Multiplier with a New Approximate Full Adder for Error-Resilient Applications
针对VLSI器件中乘法运算的速度与功耗瓶颈，提出采用新型近似加法器、可同时累加两位部分积的FPGA乘法器，在均值滤波器应用中实现了更低功耗与更高精度。
2025-06-11 cs.AR
Design of Synchronous Section-Carry Based Carry Lookahead Adders with Improved Figure of Merit
基于分段进位的超前进位加法器（SCBCLA）结构是传统超前进位加法器（CCLA）结构的有效替代，可用于计算机算术的物理实现。在以前的相关工作中，自定时SCBCLA架构和同步SCBCLA架构使用标准单元和FPGA实现。在这项工作中，我们处理改进的实现同步SCBCLA架构设计在一个半定制的方式使用标准单元。改进是量化的品质因数（FOM），其中FOM被定义为功率，延迟和面积的倒数产品。由于数字设计的功耗、延迟和面积都希望最小化，因此FOM希望最大化。从一个有效的传统的超前进位发生器，我们展示了如何实现一个优化的节进行基于超前进位发生器。与我们最近的工作处理标准单元的实现SCBCLAs执行32位加法的两个二进制操作数相比，我们在这项工作中，改进的节进行基于进位前瞻发生器，所得到的SCBCLAs表现出显着的改善FOM。与早期优化的混合SCBCLA相比，所提出的优化的混合SCBCLA将FOM提高了88.3%。即使是优化的混合CCLA功能改善FOM的77.3%，比早期优化的混合CCLA。然而，提出的优化的混合SCBCLA仍然是赢家，并有一个更好的FOM比目前优化的混合CCLA的15.3%。所有CCLA和SCBCLA均采用32/28 nm CMOS工艺实现32位双操作数二进制加法。
2017-11-08 cs.AR
A Logarithmic Depth Quantum Carry-Lookahead Modulo $(2^n-1)$ Adder
本文提出量子先行进位模 $(2^n-1)$ 加法器QCLMA，通过树结构进位路径将深度从O(n)降至O(log n)，并在IBM Cairo上实现QSFR提升47.21%，以增强NISQ设备上的噪声保真度。
2024-08-02 cs.AR quant-ph
Memristor-based Circuits for Performing Basic Arithmetic Operations
在几乎所有当前工作的电路中，特别是在实现信号处理应用的模拟电路中，对由电压或电流表示的值执行诸如乘、加、减和除的基本算术运算。然而，在本文中，我们提出了一种新的和简单的方法来执行模拟算术运算，在这个方案中，信号表示和存储通过新发现的电路元件，即忆阻器的忆阻，而不是电压或电流。其中一些运算器，如除法器和乘法器，比它们的等效电压基电路简单得多，速度也快得多，而且它们需要更少的芯片面积。此外，设计了一种新的电路，用于用预定的模拟值编程忆阻器的忆阻。仿真结果验证了该电路的有效性和准确性。
2010-09-02 cs.AR
High-frequency Multispeculative Multiply-Accumulation Unit for Fused Posit Arithmetic
Facultad de Informática, Universidad Complutense de Madrid（马德里康普顿斯大学计算机学院）
本文提出一种面向32/64位Posit算术的高频多推测乘累加单元，通过重构流水线、采用Booth-4与Kogge-Stone乘法器、以多推测加法器替代宽quire累加器，实现面积最多减少19.8%、能耗降低超50%，周期时间较64位quire方案缩短79.0%。
2026-09-18 cs.AR
PrefixAgent: An LLM-Powered Design Framework for Efficient Prefix Adder Optimization
HKUST(GZ)（香港科技大学（广州））
本研究针对前缀加法器设计空间随位宽指数增长的优化难题，提出基于LLM的PrefixAgent框架，通过将任务拆分为两个子任务并利用等价图构建训练数据，在几乎所有配置下实现了更小的加法器面积，且在位宽更大时优势更显著。
2026-08-21 cs.AI cs.AR
Novel Optimized Designs of Modulo $2n+1$ Adder for Quantum Computing
本文针对量子计算中尚缺的模 $(2n+1)$ 加法器，提出 QMA1 至 QMA4 四种优化设计，通过减少量子门、深度、量子比特数及改进零态制备，在 IBM 量子计算机上实现总错误降低 28.8%。
2024-06-11 cs.AR quant-ph
AdderNet and its Minimalist Hardware Design for Energy-Efficient Artificial Intelligence
Noah’s Ark Lab, Huawei Technologies（华为技术有限公司诺亚方舟实验室）；Shenzhen Institutes of Advanced Technology, Chinese Academy of Sciences（中国科学院深圳先进技术研究院）；the University of Sydney（悉尼大学）
卷积神经网络（CNN）已被广泛用于提高许多机器智能任务的性能。然而，CNN模型通常是计算密集型和能量消耗型的，因为出于准确性原因，它们通常被设计成具有许多乘法运算和相当大的参数。因此，很难将它们直接应用于资源受限的环境中，例如“物联网”（IoT）设备和智能手机。为了降低计算复杂性和能量负担，提出了一种基于加法器卷积神经网络（AdderNet）的最小硬件架构，将原卷积替换为仅使用加法的加法器核。为了最大限度地挖掘潜在的能量消耗，本文采用共享比例因子的方法对AdderNet的低位量化算法进行了探索，并设计了专用和通用的AdderNet硬件加速器。实验结果表明，采用int 8/int 16量化的加法器内核也具有高性能，同时消耗更少的资源（理论上约81%）。此外，本文还将量化后的AdderNet部署在FPGA（Field Programmable门阵列）平台上。在相同的电路结构下，整个AdderNet与CNN相比，速度提高了16%，逻辑资源利用率降低了67.6%-71.4%，功耗降低了47.85%-77.9%.通过对性能、功耗、硬件资源消耗和网络泛化能力的综合比较，我们得出结论：AdderNet能够超越经典的CNN、新型忆阻网络、XNOR-Net和基于移位核的网络等所有竞争对手，表明其在未来高性能和节能的人工智能应用中具有巨大的潜力。
2021-02-03 cs.AR cs.CV cs.LG
Hybrid CMOS-CNFET based NP dynamic Carry Look Ahead Adder
先进的电子器件技术要求更快的操作和更小的平均功耗，这是超大规模集成电路设计中最重要的参数。传统的互补金属氧化物半导体（CMOS）技术在器件的尺寸缩小中受到阈值电压和亚阈值泄漏问题的限制。这导致无法使其适应亚微米和纳米技术。碳纳米管（CNT）技术克服了阈值电压和亚阈值泄漏问题，尽管尺寸减小。基于CNT的技术开发了新兴技术中最有前途的器件，因为它具有大多数所需的功能。碳纳米管场效应晶体管（CNFET）是一种新型器件，有望在提高晶体管性能的同时保持晶体管的可扩展性。最近，CNT技术在纳米电子学应用中取得了巨大的进步。与硅基技术相比，CNFET避免了大多数基本限制，并提供了几个优势。虽然CNT作为一个更好的选择来克服一些大规模CMOS问题，CNT本身仍然沉浸在挫折中。在单个衬底上制作非常大的数字电路的碳纳米管是很难实现的。因此，采用p-CNFET和n-MOS晶体管设计了一种混合NP动态超前进位加法器（CLA）。在这里，CLA的性能进行了评估，在8位，16位，32位和64位的阶段与以下四个不同的实现：硅MOSFET（Si-MOSFET）多米诺逻辑，Si-MOSFET NP动态CMOS，碳纳米管MOSFET（CN-MOSFET）多米诺逻辑，和CN-MOSFET NP动态CMOS。最后，基于HSPICE仿真，在32 nm工艺下，对一种基于混合CMOS-CNFET的64位NP动态CLA进行了评估，…
2018-05-10 cs.AR cs.ET physics.app-ph
Forward and Reverse Converters for the Moduli-Set $\{2^{2q+1},2^q+2^{q-1}\pm1\}$
本文针对新提出的模集 $τ^+ = \{2^{2q+1}, 2^q+2^{q-1}\pm1\}$ 设计并实现了前向与逆向转换器，通过分析和仿真证明在操作次数超过实际阈值时其整体性能优于传统模集 $τ$。
2024-11-19 cs.AR eess.SP
Feasible methodology for optimization of a novel reversible binary compressor
可逆逻辑由于其低功耗的特点，在超大规模集成电路设计中成为一个非常有吸引力的研究领域。由于输入和输出之间的双射映射，可逆逻辑门被用于通过从输出逻辑检索输入逻辑的特征来优化功耗。本文利用一种新型可逆门设计了4 2和5 2可逆压缩机回路。此外，我们提出了一种新的门，命名为发明0门，用于优化压缩器电路。本发明的0门的效用在于它可以用作具有低垃圾输出值和量子成本的全加器和全减。示出了用于设计压缩机结构的算法。比较研究表明，所提出的压缩器结构优于现有的垃圾输出，门的数量和量子成本。压缩器可以减少进位（产生自全加器）对算法帧设计的影响。此外，我们以较少的MOS管数目实现了一个基本的MOS管可逆门。
2015-09-11 cs.AR cs.ET
