A survey on scheduling and mapping techniques in 3D Network-on-chip
片上网络（NoC）作为一种可扩展的通信解决方案，在多处理器片上系统（MPSoC）的设计中得到了广泛的应用。NoC使片上知识产权（IP）核之间能够进行通信，并允许这些核通过外包其通信任务来实现更高的性能。映射和调度方法是分配应用任务、将任务分配给IP以及组织它们之间的通信以实现某些指定目标的关键要素。本文的目标是提出一个详细的国家的最先进的研究领域的映射和调度的应用程序在3D片上网络，分类工作的基础上的几个维度，并给出一些潜在的研究方向。
2022-11-04 cs.AR
A Ring Router Microarchitecture for NoCs
片上网络（NoC）已经成为片上多处理器设计中连接大量处理核的流行选择。在传统的NoC设计中，路由器中的大部分区域被缓冲器和交叉开关占据。这两个组件也消耗了路由器的大部分功率。NoC的许多研究都是基于传统的路由器微体系结构。我们提出了一种新的路由器微架构，把路由器本身作为一个小型网络的环形拓扑结构。它消除了传统设计中的大型交叉开关。此外，网络延迟也大大减少。仿真和电路综合表明，所提出的微架构可以减少延迟53%，面积和功耗分别为34%和27%，与传统的设计相比。
2020-07-05 cs.AR
Electronic, Wireless, and Photonic Network-on-Chip Security: Challenges and Countermeasures
片上网络（NoC）是新兴的众核计算芯片的组成部分。它们在促进处理核心之间以及核心与存储器之间的通信方面发挥着关键作用。为了满足机器学习和大数据应用的积极性能和能效目标，NoC一直在发展，以利用新兴的范例，如硅光子学和无线通信。这些NoC结构越来越容易受到安全漏洞的影响，例如来自硬件特洛伊木马的攻击，这些木马可以窥探、破坏或破坏NoC上的信息传输。本文综述了电子，无线和光子NoCs的安全挑战和对策。
2022-08-18 cs.AR cs.CR
Modeling and Exploration of Gain Competition Attacks in Optical Network-on-Chip Architectures
片上网络（NoC）能够在片上系统架构中的众多组件之间实现节能通信。光片上网络被广泛认为是克服传统片上电互连带宽和能量限制的关键技术。虽然光学NoC可以提供高性能，但由于光学互连的性质，它们具有固有的安全漏洞。在本文中，我们研究了光NoCs中的增益竞争攻击，它可以由攻击者向光波导注入高功率信号来发起，从而抢夺放大的合法信号。据我们所知，我们提出的方法是第一次尝试调查增益竞争攻击作为一个安全威胁的光学NoCs。我们建模的攻击和分析其对光学NoC性能的影响。我们还提出了潜在的攻击检测技术和对策，以减轻攻击。我们使用不同的NoC拓扑结构和不同的流量模式的实验评估表明，我们的建模和探索的光NoC架构中的增益竞争攻击的有效性。
2023-03-02 cs.AR cs.CR
PATRONoC: Parallel AXI Transport Reducing Overhead for Networks-on-Chip targeting Multi-Accelerator DNN Platforms at the Edge
本文提出PATRONoC，一种开源的完全AXI兼容的NoC架构，通过并行AXI传输减少协议转换开销，满足多核DNN平台需求，在1 GHz下面积效率提高34%，吞吐量提升2-8倍，聚合吞吐量达350 GiB/s。
2023-07-31 cs.AR
Improving Network-on-Chip-based turbo decoder architectures
在这项工作中，新的成果有关网络芯片上的涡轮解码器架构。源于以前的出版物，这项工作首先集中在提高吞吐量，利用自适应带宽减少技术。这种技术在最好的情况下显示出超过60 Mb/s的改进。此外，已知双二进制turbo解码器需要比二进制更高的面积。该特性具有增加网络节点的数据宽度的负面影响。因此，这项工作的第二个贡献是通过利用外部信息的位级和伪浮点表示来降低网络复杂度以支持双二进制代码。这两种技术允许面积减少高达40%以上，性能下降约0.2 dB。
2011-05-05 cs.AR
Soft-Error and Hard-fault Tolerant Architecture and Routing Algorithm for Reliable 3D-NoC Systems
片上网络（NoC）范式已被提出作为一个吉祥的解决方案，以处理越来越多的核之间的严格通信要求在一个单一的多核和众核芯片。然而，NoC系统暴露于各种制造，设计和高能粒子因素，使其容易受到永久（硬）故障和瞬态（软）错误的影响。在本文中，我们提出了一个全面的软错误和硬容错的3D-NoC架构，命名为3D-Hard-Fault-Soft-Error-Tolerant-OASIS-NoC（3D-FETO）。借助于自适应算法，3D-FETO能够检测路由流水线级中发生的软错误并从软错误中恢复，并且利用可重新配置的组件来处理链路、输入缓冲区和交叉开关中发生的永久性故障。深入的评估结果表明，3D-FETO系统能够在不同类型的硬故障和软错误周围工作，同时确保适度的性能下降，最大限度地减少额外的硬件复杂性并保持节能。
2020-03-21 cs.AR
Floorplanning and Topology Generation for Application-Specific Network-on-Chip
片上网络（NoC）体系结构已被提出作为一个有前途的替代经典的基于总线的通信体系结构。在本文中，我们提出了一个两阶段的框架来解决特定应用的NoCs拓扑生成问题。在布图规划阶段，我们进行分区驱动的布图规划。在后布局阶段，使用探试法和最小代价最大流算法插入交换机和网络接口。最后，我们分配路径以最大限度地减少功耗。实验结果表明，该算法是有效的节能。
2014-02-11 cs.AR
Design of a Virtual Component Neutral Network-on-Chip Transaction Layer
研究已经证明了片上网络（NoC）相对于传统的基于总线的架构的可行性和优势，但没有关注兼容性通信标准。本文描述了设计VC中立NoC时面临的一些问题，即与AHB 2.0，AXI，VCI，OCP和各种其他专有协议等标准兼容，以及分层通信方法如何帮助解决这些问题。
2007-10-25 cs.AR
An overview about Networks-on-Chip with multicast suppor
现代片上系统（SoC）平台通常由多个处理器和它们之间的通信互连组成。片上网络（NoC）作为一种互连这些系统的解决方案而出现，它提供了一种可扩展的，可重用的和高效的互连。对于这些SoC平台，多播通信被显著地用于并行应用。分布式共享内存中的缓存一致性、时钟同步、复制或屏障同步都是这些请求的例子。本文介绍了支持组播通信的片上网络的研究概况，并阐述了科学界在这一研究领域迄今为止所解决的主要问题。
2016-10-03 cs.AR
A Flexible LDPC code decoder with a Network on Chip as underlying interconnect architecture
LDPC（低密度奇偶检验）码是现代纠错码中功能最强大、应用最广泛的一种。这些码所需的迭代解码算法涉及高计算复杂性，并且通过分配足够数量的处理元件（PE）来实现高处理吞吐量。在并行解码器上支持多个异构LDPC码在用于此类PE的互连结构的设计中提出了严重的问题。这项工作的目的是探索基于片上网络（Network on Chip，NoC）的解码器的可行性，其中，在所支持的LDPC码方面获得了充分的灵活性，通过NoC来连接PE。基于NoC的LDPC解码器先前被认为是不可行的，因为与分组管理和路由相关联的成本开销。相反，所设计的片上网络采用了低复杂度的路由，这引入了一个非常有限的成本开销相对于专用于特定类别的代码的架构。此外，本文提出了一种有效的配置技术，它允许快速的对-飞不同的代码之间的切换。解码器的结构是可扩展的和VLSI综合结果的几个案例的研究，包括整套WiMAX LDPC码，WiFi码和DVB-S2标准。
2011-05-13 cs.AR
Exploring NoC Mapping Strategies: An Energy and Timing Aware Technique
作为片上系统（SoC）实现的复杂应用需要广泛使用系统级建模和验证。它们的实现聚集了大量复杂的IP核和先进的互连方案，如分层总线架构或片上网络（NoC）。建模应用程序涉及到捕获其计算和通信特性。以前提出的通信加权模型（CWM）只考虑应用程序的通信方面。这项工作提出了一个通信依赖和计算模型（CDCM），可以同时考虑这两个方面的应用程序。它提出了一个解决方案，映射应用程序的问题，同时考虑到执行时间和能源消耗。使用CDCM显示，提供估计平均减少40%的执行时间，20%的能源消耗，为目前的技术。
2007-10-25 cs.AR
Classification of networks-on-chip in the context of analysis of promising self-organizing routing algorithms
本文在分析片上网络（NoC）研究现状的基础上提出更完备的NoC新分类，调研无线NoC领域进展并探讨自组织算法在无线NoC中的应用可能性，成果可为NoC研发与生产提供参考。
2023-06-12 cs.AR cs.NI
Slim NoC: A Low-Diameter On-Chip Network Topology for High Energy Efficiency and Scalability
具有成百上千个内核的新兴芯片需要具有前所未有的能源/面积效率和可扩展性的网络。为了解决这个问题，我们提出了超薄片上网络（SN）：一个新的片上网络设计，提供显着的效率和可扩展性的改进相比，国家的最先进的。关键的想法是使用两个概念，从图形和数论，度直径图结合非素数有限域，使最小数量的端口为一个给定的核心数。SN的灵感来自于最先进的片外拓扑结构;它识别并提取了它们在NoC设置中的优势，同时解决了导致片上显著开销的几个关键问题。SN提供了特定于NoC的布局，进一步提高了面积/能源效率。我们展示了如何使用最先进的路由器微架构方案（如弹性链接）来增强SN，以使网络更具可扩展性和效率。我们广泛的实验评估表明，SN优于传统的低基数拓扑（例如，网格和环面）和现代高基数网络（例如，各种Flattened Butterflies）在面积、延迟、吞吐量和静态/动态功耗方面的性能。SN提供了一个有前途的方向，在可扩展的和节能的NoC拓扑结构。
2020-10-21 cs.AR cs.DC cs.NI
Design of a Near-Ideal Fault-Tolerant Routing Algorithm for Network-on-Chip-Based Multicores
随着CMOS技术的不断缩小，片上网络（NoC）不可避免地面临着磨损和可靠性下降的问题。虽然处理器和存储器中的故障可以通过冗余来屏蔽，或者通过诸如任务迁移之类的技术来减轻，但是NoC特别容易受到硬件故障的影响，因为单个链路故障可能导致片间通信无限期地停止，从而使整个多核芯片不可操作。因此，NoC带来了成为利用它们的芯片多核中的关键故障点的风险。针对无缝NoC操作中存在的故障链路，我们提出了Hermes，一个接近理想的容错路由算法，满足表现出高水平的鲁棒性的目标，在分布式模式下运行，保证自由死锁，甚至出流量，其中许多。Hermes是一种开销有限的无死锁混合路由算法，利用无故障路径上的负载平衡路由来维持高吞吐量，同时在故障附近提供预配置的逃逸路径选择。在这种在线机制下，Hermes的性能随着故障链路计数的增加而优雅地下降，这是现有技术中缺乏的一个至关重要的期望响应。此外，Hermes在故障链路拓扑上密集分布的情况下识别非通信网络分区，使得被路由到物理上隔离的区域的分组由于在子网络边界处开始的不确定的链式阻塞而不会导致网络停滞。一个广泛的实验评估，包括利用流量工作负载收集的全系统芯片多处理器模拟，表明爱马仕提高网络吞吐量高达$3\times$相比，对国家的最先进的。此外，硬件综合结果证明了爱马仕的功效。
2020-06-19 cs.AR
Runtime Mitigation of Packet Drop Attacks in Fault-tolerant Networks-on-Chip
片上网络（Networks-on-Chip，NoCs）中的容错路由（Fault-tolerant routing，FTR）已经成为维持多核系统性能的一种常见做法。另一方面，第三方知识产权块的使用使安全性成为现代设计中的主要关注点。针对采用FTR算法的片上网络中硬件木马（HTs）可能导致的丢包攻击，提出了一种防御机制。与外部终止开关相关联的HT被有条件地触发以启用攻击场景。安全模块，如认证单元，缓冲区洗牌，和控制单元，已被提出来挫败在运行时的攻击，并恢复在NoC中的安全数据包流。这些单元一起工作，作为一个盾牌，以保护数据包从前进到输出端口与故障链路。综合结果表明，所提出的安全FT路由器，与基线FT路由器相比，面积和功率开销最多分别为4.04%和0.90%。性能评估表明，与基准FT路由器相比，在运行真实基准以及合成流量时，SeFaR在执行时间、能耗、平均数据包延迟和功率延迟乘积度量方面具有可接受的开销。此外，一个全面的安全路由器的可能的设计已经提出，以解决和减轻多种攻击，可以出现在NoC路由器。
2019-08-01 cs.AR
Sparse Hamming Graph: A Customizable Network-on-Chip Topology
针对多核芯片对可扩展片上网络的需求，提出一种基于四项设计原则、具备可调成本性能权衡的新型NoC拓扑——稀疏汉明图，并开发了利用近似布局规划与链路路由的高效定制工具链，在成本与性能上超越既有拓扑。
2023-06-28 cs.AR cs.DC cs.NI
Physically-Aware Preemptive Virtual Channels for Deadlock-Free AXI Networks-on-Chip
ETH Zürich（苏黎世联邦理工学院）；Università di Bologna（博洛尼亚大学）
针对AXI4协议中读写流量依赖导致的死锁问题，提出物理感知的抢占式虚拟通道架构，相比多平面设计节省76%链路资源，仅增加3%路由器面积开销。
2026-07-03 cs.AR
Adaptive FPGA NoC-based Architecture for Multispectral Image Correlation
基于片上网络（Network-on-Chip，NoC）方法的自适应FPGA结构被用于多光谱图像相关。该架构必须包含几个距离算法，这取决于光谱图像的特性和认证的精度。对距离算法的分析是基于算法的复杂度、结果精度、执行时间和实现的适应性。本文在一个光谱数据库上对这些距离计算算法进行了比较。讨论了RGB算法的实现结果。
2009-01-26 cs.AR
Demystifying FPGA Hard NoC Performance
本文系统评估 Versal FPGA 中硬化 NoC 的性能与设计权衡，揭示其在多 SLR 场景的资源和时序收益，以及流量、布局和编译器导致的局限。
2025-03-13 cs.AR
A low-overhead soft-hard fault-tolerant architecture, design and management scheme for reliable high-performance many-core 3D-NoC systems
片上网络（NoC）范式已被提出作为一个有利的解决方案，以处理越来越多的核之间的严格的通信要求在一个单一的芯片上。然而，NoC系统暴露于晶体管的急剧缩小、低工作电压以及高集成度和功率密度，使得它们容易受到永久（硬）故障和瞬时（软）错误的影响。NoC中的硬故障可能导致外部阻塞，从而导致整个网络的拥塞。软错误更具挑战性，因为它的无声数据损坏，这会导致由于错误传播，数据包重传和死锁而导致大面积的错误数据。在本文中，我们提出了一个全面的软错误和硬容错的3D-NoC系统，命名为3D-Hard-Fault-Soft-Error-Tolerant-OASIS-NoC（3D-FETO）的体系结构和设计。借助于有效的机制和算法，3D-FETO能够检测并从路由流水线级中发生的软错误中恢复，并利用可重新配置的组件来处理链路、输入缓冲区和交叉开关中的永久性故障。深入的评估结果表明，3D-FETO系统能够解决不同类型的硬故障和软错误，确保适度的性能下降，同时最大限度地减少额外的硬件复杂性并保持功率效率。
2020-03-21 cs.AR
Report on power, thermal and reliability prediction for 3D Networks-on-Chip
通过将三维集成电路与片上网络基础设施相结合以获得3D片上网络（3D-NoC），新的片上通信范例带来了低功耗、小尺寸和低延迟的几个优点。然而，散热是3D-IC最关键的挑战之一，其中热量无法轻易地通过几层硅传递。因此，高温区域也面临着可靠性威胁，因为平均故障时间（MTTF）随工作温度呈指数下降。显然，3D-NoCs必须解决这个基本问题才能得到广泛应用。因此，在这项工作中，我们研究的热分布和可靠性预测的3D-NoCs。我们首先提出了一种新的方法来帮助模拟温度（包括稳态和瞬态）使用交通值从现实和合成基准和功耗从标准的VLSI设计流程。然后，基于所提出的方法，我们进一步预测网络的不同部分之间的相对可靠性。实验结果表明，该方法具有非常快的执行时间相比，加速寿命测试。此外，我们比较了单片设计和TSV基TSV的热行为和可靠性。我们还探索了通过一种机制来实现热量的能力，以帮助降低工作温度。
2020-03-19 cs.AR
Evaluation of silicon consumption for a connectionless Network-on-Chip
我们提出了一个可预测的片上网络（NoC）的设计和评估，以互连处理单元运行可变比特率的多媒体应用程序。该设计基于无连接策略，其中来自不同通信流的微片在路由器之间的同一通信信道中交织。每个微片携带路由器用于执行相应输出通信信道的仲裁和调度的路由信息。分析比较表明，我们的方法保持平均延迟低于基于资源预留的网络，当这两个网络的工作负载超过80%。我们还评估了FPGA和ASIC技术上提出的NoC，以了解我们的方法在硅消耗方面的权衡。
2014-11-13 cs.AR
Network-on-Chip with load balancing based on interleave of flits technique
本文介绍了一种片上网络（NoC），提供负载均衡的片上系统（SoC）专用于多媒体应用，需要高流量的可变比特率通信的评估。NoC是基于一种技术，该技术允许来自不同流的微片在同一通信信道中交织，并保持负载均衡，而无需网络中的集中控制。为此，网络中的所有微片接收额外的比特，使得每个微片携带路由信息。路由器使用该额外信息来执行仲裁并将微片调度到对应的输出端口。分析比较和实验数据表明，在网络中采用的方法保持平均延迟较低的可变比特率流比基于资源预留的网络时，两个网络都工作在80%以上的提供的负载。
2015-10-23 cs.AR
Evaluation and Design Space Exploration of a Time-Division Multiplexed NoC on FPGA for Image Analysis Applications
本文的目的是提出一种适用于图像分析应用的现场可编程门阵列（FPGA）的胖树片上网络结构。传统的片上网络（Network on Chip，NoC）并不适合大数据量的低功耗应用。相反，点对点通信是根据算法要求设计的，但它们在资源和线路方面是昂贵的。我们提出了一个专用的通信架构的图像分析算法。这种通信机制是一种通用的NoC基础设施，专用于高速图像处理应用，混合了电路交换和分组交换通信。完整的架构集成了两个专用的通信架构和可重用的IP块。通信基于NoC概念，以支持大量数据和数据类型所需的高带宽。
2010-02-09 cs.AR
The Road Less Traveled: Congestion-Aware NoC Placement and Packet Routing for FPGAs
University of Toronto（多伦多大学）
本研究针对FPGA的片上网络拥塞问题，在开源CAD工具VPR中融入拥塞建模、转弯模型路由、SAT路由建模及强化学习智能体优化，显著降低了NoC拥塞并缩短了线长。
2026-08-19 cs.AR
3D MPSoC with On-Chip Cache Support -- Design and Exploitation
本研究提出支持片上缓存的 3D MPSoC 设计，采用 NoC 与交叉开关混合通信架构及 UMA/NORMA 双层模型，并利用 PCRAM 和 MRAM 优化性能，通过 Gem5 模拟验证其可扩展性。
2025-04-28 cs.AR
A joint communication and application simulator for NoC-based SoCs
NoC已经成为片上系统设计领域的一个广泛范例，不仅用于多用途SoC，而且用于专用IC。NoC设计领域的常见方法是将互连的设计与处理元件的设计分开：这非常适合于大量的开发，但联合应用和NoC设计的需求并不罕见，特别是在应用特定的情况下。处理和通信任务之间的相关性可能很强，单独或基于跟踪的模拟往往达不到所需的精度。在这项工作中，基于OMNET ++的JANoCS模拟器：处理和通信的并发仿真允许周期准确的系统评估。两个案例的研究，显示需要联合仿真和JANoCS的有效性。
2013-05-31 cs.AR
Breaking On-Chip Communication Anonymity using Flow Correlation Attacks
University of Florida（佛罗里达大学）
本文揭示现有NoC匿名路由仅提供包级匿名性，提出基于机器学习的流关联攻击（准确率最高99%），并设计一种轻量级匿名路由协议，通过出站流量隧道与混淆实现包级和流级匿名防御。
2025-05-06 cs.AR cs.CR cs.LG
MultiNoC: A Multiprocessing System Enabled by a Network on Chip
MultiNoC系统实现了一个可编程的片上多处理平台，该平台建立在高效、低面积开销的片内互连方案之上。所采用的互连结构是片上网络或NoC。NoC正在成为对互连架构的日益增长的需求的可行替代方案，这是由于以下特征：（i）能源效率和可靠性;（ii）与传统总线架构相比，带宽的可扩展性;（iii）可重用性;（iv）分布式路由决策。外部主机计算机为MultiNoC提供应用程序指令和数据。在这个初始化过程之后，MultiNoC执行一些算法。在完成算法的执行之后，主机可以读回输出数据。可以执行方便地适用于MultiNoC结构的顺序或并行算法。提出这种设计的主要动机是能够调查当前趋势，以增加SoC中嵌入式处理器的数量，从而产生“处理器之海”系统的概念。
2007-10-25 cs.AR
Synthesizing Brain-Network-Inspired Interconnections for Large-Scale Network-on-Chips
脑网络是一个具有无标度、小世界和模块性的大规模复杂网络，它在很大程度上支撑着这个高效的大系统。在本文中，我们提出了合成脑网络启发的大规模网络芯片上的互连。首先，我们提出了一种方法来生成具有有限无标度和幂律小世界特性的脑网络启发拓扑，该拓扑具有较低的总链路长度和极低的平均跳数，与网络大小的对数近似成比例。此外，针对大规模应用和模块化拓扑结构，提出了一种应用映射方法，包括任务映射和确定性无死锁路由，以最小化功耗和跳数。最后，使用周期精确的模拟器BookSim2来验证具有不同合成流量模式和大规模测试用例的架构性能，包括用于图处理应用的真实通信网络。实验表明，与其他拓扑结构和方法相比，该方法生成的片上网络设计具有显着更低的平均跳数和更低的平均延迟。特别是在具有幂律和紧耦合核间通信的图形处理应用中，脑网络启发的NoC比基于网格的NoC具有高达70%的平均跳数和75%的平均延迟。
2021-08-27 cs.AR
Impact of On-Chip Interconnect on In-Memory Acceleration of Deep Neural Networks
Arizona State University（亚利桑那州立大学）；University of Wisconsin-Madison（威斯康星大学麦迪逊分校）
随着深度神经网络（DNN）的广泛使用，机器学习算法已经朝着两个不同的方向发展-一个是不断增加的连接密度以获得更好的准确性，另一个是更紧凑的尺寸以提高能效。连接密度的增加增加了片上数据移动，这使得高效的片上通信成为DNN加速器的关键功能。这项工作的贡献是三方面的。首先，我们说明了基于点对点（P2P）的互连无法处理DNN的大量片上数据移动。其次，我们评估P2P和片上网络（NoC）互连（具有规则的拓扑结构，如网格）的SRAM和ReRAM为基础的存内计算（IMC）架构的DNN的范围。该分析显示了IMC DNN加速器的最佳互连选择的必要性。最后，我们对不同的DNN进行了实验评估，以经验方式获得具有NoC树和NoC网格的IMC架构的性能。我们的结论是，在瓦片级，NoC-tree是适合紧凑的DNN在边缘使用，NoC-mesh是必要的，以加速DNN与高连接密度。此外，我们提出了一种技术来确定任何给定DNN的互连的最佳选择。在这项技术中，我们使用NoC的分析模型来评估任何给定DNN的端到端通信延迟。我们证明了IMC架构中的互连优化与最先进的基于ReRAM的IMC架构相比，VGG-19推断的能量延迟面积积提高了多达6 $\times$。
2021-07-06 cs.AI cs.AR cs.LG
Using Vivado-HLS for Structural Design: a NoC Case Study
已经有大量成功应用Xilinx Vivado的“功能到模块”高级综合（HLS）的例子，其中主题本质上是算法。在这项工作中，我们进行了设计研究，以评估在结构设计中应用Vivado-HLS的有效性。我们采用Vivado-HLS来合成与独立片上网络（NoC）路由器以及完整的多端点NoC对应的C函数。有趣的是，我们发现，描述一个完整的片上网络，包括路由器子模块面临根本的困难，不存在描述的路由器作为独立的模块。最终，我们成功地使用Vivado-HLS生产了路由器和NoC模块，这些模块是我们参考的基于RTL的路由器和NoC模块的精确周期和位精度替代品。此外，由HLS和RTL产生的路由器和NoC在资源利用率和关键路线延迟方面是相当的。我们的经验主观地表明，HLS是能够简化的设计工作，即使大部分的结构细节必须在HLS的描述，通过结合编码的纪律和明确的pragmas。C++源代码可以在https://github.com/zhipengzhaocmu/HLS_NoC上找到。
2020-08-14 cs.AR
EmuNoC: Hybrid Emulation for Fast and Flexible Network-on-Chip Prototyping on FPGAs
片上网络（NoC）最近得到了广泛的应用，从多核CPU到边缘AI加速器。与缓慢的仿真相比，FPGA上的仿真有望加速其RTL建模。然而，现实的测试刺激是具有挑战性的，在硬件中产生不同的应用。换句话说，需要快速和灵活的设计框架。最有前途的解决方案是混合仿真，其中部分设计在软件中仿真，其他部分在硬件中仿真。本文提出了一种新的混合仿真框架称为EmuNoC。我们引入了时钟同步方法和纯软件数据包生成，与最先进的框架相比，将仿真速度提高了36.3倍至79.3倍，同时保留了用于刺激模拟的纯软件接口的灵活性。我们还提高了面积效率，以在单个FPGA上模拟具有169个路由器的NoC，而之前的框架仅实现了64个路由器。
2022-06-23 cs.AR
Designing Secure Interconnects for Modern Microelectronics: From SoCs to Emerging Chiplet-Based Architectures
本研究针对 SoC 及基于 Chiplet 架构中 NoC 互连的安全风险，扩展了 ObNoCs 和 POTENT 两种方法，通过混淆、认证与加密机制保护片内与 Chiplet 间互连，实验证明其能以极低开销确保系统安全与可靠性。
2025-03-07 cs.AR cs.CR
Lightweight Encryption and Anonymous Routing in NoC based SoCs
随着制造技术的进步，片上系统（SoC）设计人员能够在单个SoC上集成越来越多的内核。SoC复杂性的不断增加以及上市时间的紧迫，导致第三方供应商的知识产权（IP）内核的利用率不断提高。SoC供应链被广泛认为是安全漏洞的主要来源。潜在的恶意第三方IP与可信组件集成在同一片上网络（NoC）上，可能会导致安全和信任问题。虽然安全通信是计算机网络领域中研究得很好的问题，但是在资源受限的SoC上实现这些解决方案是不可行的。在本文中，我们提出了一个轻量级的加密和匿名路由协议的IP核之间的通信在片上系统芯片。我们的方法消除了与传统的加密和匿名路由协议使用一种新的秘密共享机制，同时确保所需的安全目标得到满足的主要开销。实验结果表明，现有的NoC安全解决方案可以引入显着（1.5倍）的性能下降，而我们的方法提供了相同的安全功能，轻微（4%）的性能影响。
2023-02-13 cs.AR cs.CR
Diametrical Mesh Of Tree (D2D-MoT) Architecture: A Novel Routing Solution For NoC
片上网络（Network-on-Chip，NoC）是未来片上系统（System-on-Chip，SoC）设计的一个新方向。节点之间的通信通过路由数据包而不是电线进行。它支持高度的可扩展性、可重用性和通信并行性。本文提出了一种基于树的网格（Mesh-of-Tree，MoT）路由和直径2D Mesh的Mesh路由结构，称为树的直径2D Mesh。它具有直径小、对分宽度大、节点度小等优点，是目前速度最快的网络。该路由算法保证数据包总是通过最短路径从源到达宿，并且没有死锁。
2012-12-12 cs.AR cs.ET
Performance Enhancement of Routers in Networks-on-Chip Using Dynamic Virtual Channels Allocation
本研究提出一种新的路由器架构，以改善虚拟通道的动态分配效能。建议的路由器的设计，以减少硬件的复杂性，并提高功耗和面积消耗，同时。在新结构的路由器中，所有的控制组件已实现内部的分配器路由器模块顺序。这优化了控制组件之间的通信，并消除了模块化通信的大部分硬件过载。消除额外的通信也降低了硬件复杂性。为了在实际的硬件资源中显示所提出的设计的有效性，所提出的路由器已实现到一个现场可编程门阵列（FPGA）。由于片上网络（NoC）的实现需要一定的芯片面积，所提出的方法也能够减少硬件资源的需求。在该方法中，FPGA的内部存储器用于实现控制单元。这种内存速度更快，可以用于特定的模式。FPGA存储器的使用节省了硬件资源，并允许基于FPGA的NoC的实现。
2014-12-09 cs.AR
Deadlock Recovery Technique in Bus Enhanced NoC Architecture
处理器速度的提高导致了通信在系统性能中的关键作用。因此，路由被认为是片上网络架构中最重要的主题之一。避免死锁的路由算法完全根据网络流量情况，通过限制数据包的路由来避免数据包的路由。此操作导致性能降低，尤其是在非均匀流量模式中。另一方面，真正的完全自主路由算法提供了完全基于流量条件的数据包路由。然而，需要死锁检测和恢复机制来处理死锁。在片上网络的基础上，利用全局总线作为并行支撑环境，提供了一个集总线和片上网络的优点于一身的平台。该总线用于广播和多播操作、发送延迟敏感信号、系统管理和其他服务。在本研究中，我们使用此汇流排作为死锁恢复技术的逃逸路径。仿真结果表明，该总线是一个适合于死锁恢复技术的平台。
2012-09-17 cs.AR
Machine Learning-based Low Overhead Congestion Control Algorithm for Industrial NoCs
片上网络（NoC）拥塞在高流量负载期间积累，并通过使核停滞而削弱系统性能。此外，拥塞导致由于阻塞的缓冲区和反弹的数据包而浪费的链路带宽。现有的方法在检测到拥塞后对核心进行节流，从而降低效率并不必要地浪费线路带宽。相比之下，我们提出了一种基于轻量级机器学习的技术，可以帮助预测网络中的拥塞。具体来说，我们提出的技术收集与每个目的地的流量相关的功能。然后，它使用一种新的时间反转方法标记的功能。标记的数据被用来设计一个低开销和可解释的决策树模型，用于运行时拥塞控制。在工业6 $\times$ 6 NoC上进行的仿真和真实流量实验表明，与现有的拥塞控制技术相比，所提方法的公平性和内存读取带宽提高了114%，而开销小于0.01%.
2023-02-24 cs.AR
Hotspot Prevention Through Runtime Reconfiguration in Network-On-Chip
许多现有的热管理技术专注于降低芯片的总功耗，而不解决被称为热点的位置特定的温度问题。我们建议使用动态运行时重新配置转移热点诱导计算周期性，使热配置文件更均匀。我们的分析表明，动态重构是一种有效的技术，在减少热点的片上网络。
2007-10-25 cs.AR
Optimizing Routerless Network-on-Chip Designs: An Innovative Learning-Based Framework
University of Southern California（南加利福尼亚大学）；Oregon State University（俄勒冈州立大学）
将机器学习应用于建筑设计提供了具有广泛应用前景的机会。特别是最近的深度强化学习（DRL）技术，能够在传统设计策略可能不充分的巨大设计空间中进行有效探索。本文提出了一种新的深度加固框架，以无路由器片上网络（NoC）作为评估案例研究。新框架成功地解决了先前的设计方法由于随机搜索而不可靠或由于严重的设计空间限制而不灵活的问题。该框架学习（近）最佳的环路布局与各种设计约束的无路由片上网络。一个深度神经网络开发使用并行线程，有效地探索巨大的无路由器片上网络设计空间与蒙特卡洛搜索树。实验结果表明，与传统网格相比，所提出的深度强化学习（DRL）无路由器设计实现了3.25倍的吞吐量增加，1.6倍的数据包延迟减少，和5倍的功耗降低。与最先进的无路由器NoC相比，DRL实现了1.47倍的吞吐量增加，1.18倍的数据包延迟减少，以及1.14倍的平均跳数减少，尽管功耗略高。
2019-05-11 cs.AI cs.AR cs.LG
A Lightweight High-Throughput Collective-Capable NoC for Large-Scale ML Accelerators
ETH Zurich（苏黎世联邦理工学院）；Integrated Systems Laboratory (IIS), ETH Zurich（苏黎世联邦理工学院集成系统实验室）；D-ITET, ETH Zurich（苏黎世联邦理工学院信息与电气工程系）
本文提出了一种轻量级片上网络，支持高效的屏障同步和可扩展的高带宽多播与减少操作，通过直接计算访问技术实现高吞吐量的网络减少，提升多播和减少操作性能。
2026-05-12 cs.AR cs.DC
A Customized NoC Architecture to Enable Highly Localized Computing-On-the-Move DNN Dataflow
快速增长的深度神经网络（DNN）的计算复杂度不断增加，这要求新的计算范例来克服传统冯·诺依曼计算架构中的存储器墙。内存计算（Computing-In-Memory，CIM）体系结构是加速神经网络计算的一种有效方法。然而，在常规设计中，CIM阵列之间的数据移动可能仍然主导总功耗。本文提出了一种灵活的CIM处理器架构Domino和“移动计算”（Computing-On-the-Move，COM）接口，使流计算和本地数据访问能够显著降低数据移动能耗。同时，Domino在片上网络（NoC）中采用定制的分布式指令调度来实现存储器间的计算和映射灵活性。使用主流DNN模型进行的评估显示，Domino在几个最先进的CIM加速器上实现了1.77到2.37 $\times$的能效，并将吞吐量提高了1.28到13.16 $\times$。
2021-12-11 cs.AR
LEAP: LLM Inference on Scalable PIM-NoC Architecture with Balanced Dataflow and Fine-Grained Parallelism
本文提出LEAP，一种集成PIM和NoC的非冯·诺依曼LLM推理加速器，通过动态分配矩阵乘法、优化模型划分及细粒度并行技术，在Llama模型上实现吞吐量提升2.55倍、能效提升71.94倍。
2025-09-18 cs.AR
Synthesis of Predictable Global NoC by Abutment in Synchoros VLSI Design
Synchoros VLSI设计风格被提议作为标准单元最佳设计风格的替代品; synchoros一词来源于希腊语choros，意为空间。同步性用虚拟网格离散空间，同步性用时钟滴答离散时间。SiLago（Silicon Lego）积木是像乐高积木一样的原子同步积木。SiLago块吸收所有金属层细节，即，所有导线，以通过有效的邻接来实现组合;在符合技术设计规则、定时清洁和OCV加固的意义上有效。有效地，通过邻接的组合消除了最终用户的逻辑和物理合成。像乐高系统一样，同步性确实需要有限数量的SiLago块类型来迎合不同类型的设计。全局NoC是系统级设计的重要组成部分。在本文中，我们展示了如何使用SiLago块的小型库来自动合成不同类型，尺寸和拓扑结构的任意全局NoCs。合成的全局NoC不仅是有效的VLSI设计，其成本度量（面积，延迟和能量）是已知的，具有线性时间内的布局后精度。我们认为，这是必不可少的，能够做芯片级设计空间探索。我们展示了如何建立这种全球NoC SiLago块的抽象时序模型，并用于分析具有布局精度和线性时间的全球NoC链接的时序。我们验证了这一说法进行相同的超大规模集成电路设计的全球片上网络商业EDA的静态时序分析，并表明，抽象的时序分析，使synchoros超大规模集成电路设计提供了相同的结果作为商业EDA工具。
2021-08-27 cs.AR
A Benes Based NoC Switching Architecture for Mixed Criticality Embedded Systems
多核、混合关键性嵌入式（MCE）实时系统需要高的定时精度和可预测性，以保证任务之间没有干扰。这些保证在航空电子和汽车等应用领域是必要的，在这些领域，任务干扰或错过最后期限可能是灾难性的，并且安全要求非常严格。在现代多核系统中，互连成为一个潜在的不确定性点，在证明行为始终在指定的约束范围内时引入了重大挑战，限制了增加系统性能以增加更多任务或为现有任务提供更多计算资源的手段。我们提出MCENoC，片上网络（NoC）交换架构，提供创新，以克服这一可预测的，正式验证的时序行为，是一致的整个NoC。我们展示了Benes网络的基本特性如何使MCE应用受益，并满足我们的架构要求。使用SystemVerilog断言（SVA），正式属性的定义，帮助细化的设计规范，以及使实现进行详尽的正式验证。我们展示了设计的大小，吞吐量和可预测性方面的性能，并讨论了利用这种架构所需的应用程序级别的考虑因素。
2016-06-28 cs.AR
Secure Multi-Path Routing with All-or-Nothing Transform for Network-on-Chip Architectures
University of Florida（佛罗里达大学）
本文提出一种基于All-Or-Nothing变换的轻量级安全多路径路由方法，有效降低窃听攻击开销，提升NoC系统芯片的安全性。
2026-01-20 cs.AR cs.CR cs.NI
RACE: A Reinforcement Learning Framework for Improved Adaptive Control of NoC Channel Buffers
Colorado State University（科罗拉多州立大学）
片上网络（NoC）架构依赖于缓冲器来存储微片，以应对分组交换期间对路由器资源的争用。最近，已经提出了可逆多功能信道（RMC）缓冲器，以同时降低功率并实现相邻路由器之间的自适应NoC缓冲。虽然自适应缓冲可以通过最大化缓冲区利用率来提高NoC性能，但控制RMC缓冲区分配需要一个可感知的、可扩展的和主动的策略。在这项工作中，我们提出了RACE，这是一种新型的强化学习（RL）框架，它利用更好的网络拥堵意识和新的奖励指标（“虚假”）来帮助引导RL代理做出更好的RMC缓冲区控制决策。我们表明，RACE减少了NoC延迟高达48.9%，能源消耗高达47.1%，对国家的最先进的NoC缓冲区控制策略。
2022-05-26 cs.AR cs.LG
Data Conversion in Area-Constrained Applications: the Wireless Network-on-Chip Case
片上网络（NoC）是目前互连片上系统（SoC）或片上多处理器（CMP）的不同组件的首选范例。然而，随着集成度的不断提高，目前的NoC面临着显著的可扩展性限制，并促使人们研究新的互连技术。其中，无线芯片内通信由于其低延迟广播和架构灵活性而受到严格审查。到目前为止，该想法的实用性已经从RF前端和网络接口的角度进行了研究，而很少或根本没有关注另一个重要组件：数据转换器。本文旨在填补这一空白，全面分析该场景的要求以及模数转换器（ADC）的当前性能和成本趋势。基于Murmann的数据，我们证明了ADC不会成为实现无线芯片内通信的障碍，尽管目前的设计不能完全满足其需求。
2019-06-12 cs.AR cs.ET
An improved distributed routing algorithm for Benes based optical NoC
集成光互连被认为是取代电线的主要技术之一。片上光网络（OpticalNetwork-on-Chip，ONoC）是近年来备受关注的光通信技术。Benes拓扑以其可重用的非阻塞特性、多级特性和易扩展性成为ONoC的理想选择。路由算法是决定ONoC性能的重要因素。针对传统Benes网络路由算法不适用于ONoC通信的问题，提出了一种新的适用于Benes ONoC的分布式路由算法。该算法根据网络条件动态地选择路由路径，使消息在网络中有更多的路径选择。我们使用OPNET来评估我们的路由算法的性能，并将其与一个著名的位控制路由算法进行比较。给出了不同包长和网络规模下的ETE延迟和吞吐量。仿真结果表明，我们的路由算法可以为ONoC提供更好的性能。
2011-09-04 cs.AR
Exploiting Process Variations to Secure Photonic NoC Architectures from Snooping Attacks
微型谐振器（MR）的紧凑尺寸和高波长选择性使得光子片上网络（PNoCs）能够在其光子波导中利用密集波分复用（DWDM），从而实现高带宽的片上数据传输。不幸的是，PNoC中的硬件木马可以操纵其MR的电驱动电路，以使MR从共享光子波导中的相邻波长信道窥探数据，这引入了严重的安全威胁。本文提出了一个框架，利用过程变量为基础的认证签名以及架构级的增强功能，以防止数据窥探硬件木马在单播以及多播传输PNoCs。评估结果表明，我们的框架可以提高各种PNoC架构的硬件安全性，平均延迟高达14.2%，能量延迟产品（EDP）高达14.6%。
2020-07-20 cs.AR cs.ET
Improving the Performance of a NoC-based CNN Accelerator with Gather Support
University of Nevada（内华达大学）；South China University of Technology（华南理工大学）
深度学习技术的日益广泛应用推动了对卷积神经网络（CNN）的高效并行计算架构的需求。设计众核CNN加速器时面临的一个重大挑战是处理处理元件之间的数据移动。除了一对一和一对多流量之外，CNN工作负载还引入了多对一流量。片上网络作为片上通信的事实标准，能够支持各种单播和组播业务。对于多对一业务，采用重复单播，这不是一种有效的方式。在本文中，我们提出了使用收集数据包的网格为基础的片上网络采用输出固定脉动阵列，支持多对一的流量。收集分组将从最终高效地通向目的地的中间结点收集数据。使用AlexNet和VGG-16的卷积层生成的流量跟踪来评估该方法，与重复单播方法相比，该方法在延迟和功率方面有所改善。
2021-08-01 cs.AR cs.LG cs.PF
Travel Time Based Task Mapping for NoC-Based DNN Accelerator
提出一种利用采样窗口传输时间、融合 NoC 静态结构与动态拥塞信息的非均匀任务映射方法，在单层和完整网络中显著提升 DNN 加速器性能。
2024-11-19 cs.AR
