EmuNoC: Hybrid Emulation for Fast and Flexible Network-on-Chip Prototyping on FPGAs
片上网络（NoC）最近得到了广泛的应用，从多核CPU到边缘AI加速器。与缓慢的仿真相比，FPGA上的仿真有望加速其RTL建模。然而，现实的测试刺激是具有挑战性的，在硬件中产生不同的应用。换句话说，需要快速和灵活的设计框架。最有前途的解决方案是混合仿真，其中部分设计在软件中仿真，其他部分在硬件中仿真。本文提出了一种新的混合仿真框架称为EmuNoC。我们引入了时钟同步方法和纯软件数据包生成，与最先进的框架相比，将仿真速度提高了36.3倍至79.3倍，同时保留了用于刺激模拟的纯软件接口的灵活性。我们还提高了面积效率，以在单个FPGA上模拟具有169个路由器的NoC，而之前的框架仅实现了64个路由器。
2022-06-23 cs.AR
A Time-Multiplexed Spiking Neural Network Accelerator with Pipelined Readout for FPGA Inference
AGH University of Science and Technology（AGH科技大学）
本文设计实现了带流水线读出的SNN加速器，在FPGA上针对MNIST分类优化，提升了工作频率与能效，为实时神经形态边缘推理提供了资源高效方案。
2026-08-04 cs.AR
Performance Enhancement of Routers in Networks-on-Chip Using Dynamic Virtual Channels Allocation
本研究提出一种新的路由器架构，以改善虚拟通道的动态分配效能。建议的路由器的设计，以减少硬件的复杂性，并提高功耗和面积消耗，同时。在新结构的路由器中，所有的控制组件已实现内部的分配器路由器模块顺序。这优化了控制组件之间的通信，并消除了模块化通信的大部分硬件过载。消除额外的通信也降低了硬件复杂性。为了在实际的硬件资源中显示所提出的设计的有效性，所提出的路由器已实现到一个现场可编程门阵列（FPGA）。由于片上网络（NoC）的实现需要一定的芯片面积，所提出的方法也能够减少硬件资源的需求。在该方法中，FPGA的内部存储器用于实现控制单元。这种内存速度更快，可以用于特定的模式。FPGA存储器的使用节省了硬件资源，并允许基于FPGA的NoC的实现。
2014-12-09 cs.AR
Multiplexed multiple-τ auto- and cross- correlators on a single FPGA
荧光相关和互相关光谱（FCS，FCCS）是研究荧光分子扩散性质和相互作用的常用技术。自相关函数（ACF）和互相关函数（CCF）通常用快速硬件关联函数获取。在这里，我们介绍了一种新的多τ硬件相关器的设计，用于实时计算ACF和CCF。调度算法通过在单个相关器块上计算关联函数的不同段来最小化硬件资源的使用。该程序在LabVIEW中编写，能够在National Instruments FPGA卡（NI 7833R）上实时计算两个多τ ACF和两个CCF，最小采样时间为400 ns。原始数据也以50 ns的时间分辨率存储，用于后续分析。该设计可以适用于其他FPGA卡，只有很小的变化和扩展，以评估更多的输入和关联函数。
2011-12-07 cs.AR physics.ins-det physics.optics
Scalable Light-Weight Integration of FPGA Based Accelerators with Chip Multi-Processors
现代多核系统正在从同构系统迁移到基于加速器计算的异构系统，以克服性能和功率墙的障碍。在这种趋势下，基于FPGA的加速器由于其出色的灵活性和低设计成本而变得越来越有吸引力。在本文中，我们提出了基于FPGA的多加速器和芯片多处理器（CMP）通过片上网络（NoC）连接之间的高效接口的架构支持。分布式分组接收器和分层分组转发器被设计成在重任务负载下保持可扩展性并减少关键路线延迟。还提出了一种专用的加速器链接机制，以促进加速器之间的FPGA内数据重用，从而规避FPGA和处理器之间的禁止通信开销。为了评估所提出的架构，一个完整的系统仿真与可编程性的支持使用FPGA原型。实验结果表明，该体系结构具有高性能、轻量级和可扩展性等特点。
2020-09-03 cs.AR
RAD-Sim: Rapid Architecture Exploration for Novel Reconfigurable Acceleration Devices
随着现场可编程门阵列（FPGA）容量的持续增长以及它们被纳入到新的环境中，例如嵌入式系统，我们已经见证了一类超越传统FPGA架构的新型可重构加速器件（RAD）的引入。这些器件将可重新配置的结构与粗粒度的域专用加速器块相结合，所有加速器块都通过高性能分组交换片上网络（NoC）连接，以实现高效的系统范围通信。然而，我们缺乏必要的工具来有效地探索RAD的巨大设计空间，研究其不同组件之间的复杂交互，并评估各种设计选择的组合。在这项工作中，我们开发的RAD-Sim，一个周期级的架构模拟器，允许快速的应用程序驱动的探索新的RAD的设计空间。为了展示RADSim的功能，我们在RAD实例上映射和模拟了最先进的深度学习（DL）推理覆盖，该RAD实例包含FPGA结构和复杂的硬矩阵向量乘法引擎，通过系统范围的NoC进行通信。通过这个例子，我们展示了RAD-Sim如何帮助架构师量化更改特定架构参数对端到端应用程序性能的影响。
2023-01-12 cs.AR
HyNoC: A Hybrid Circuit-Switch/Wormhole Network-on-Chip for Distributed VLIW Computing on FPGA
研究针对FPGA上基于VLIW处理器核心的分布式计算系统，提出HyNoC架构，结合电路交换路径建立与虫洞数据传输，采用源路由，介绍其设计原理等，通过Verilator协同仿真展示优势，RTL实现开源。
2026-07-07 cs.AR cs.DC
Out-of-Order Dataflow Scheduling for FPGA Overlays
我们利用Arria10 FPGA中的浮点DSP和M20K RAM的多泵功能，为大型图形工作负载构建一个并行驱动的软处理器结构。在本文中，我们介绍了一个有效的节点标记方案，随着领先的检测器电路相结合的想法，在大量的本地节点（数千）每个处理器的无序节点调度。我们使用一个静态的一次性节点标记算法来排序节点的关键性，以组织每个软处理器内部的本地内存。这相当于大约6%的内存开销。当比较内存昂贵的FIFO为基础的先到先得的方法在以前的研究中使用，我们提供了高达50%的性能提高，同时消除了FIFO的成本。在Arria10 10AX115S板上，我们可以创建一个覆盖设计，其中多达300个处理器通过高带宽Hoplite NoC连接，频率高达250 MHz。
2017-05-08 cs.AR
Virtualization Architecture for NoC-based Reconfigurable Systems
我们提出了一个基于片上网络的可重构系统的虚拟化架构。这项工作的动机是开发一个面向服务的架构，包括部分可重构区域作为服务（PRRaaS）和处理元素作为服务（PEaaS）的软件应用程序。根据软件应用的需求，可以通过在FPGA中重新配置PRR的逻辑资源来按需创建新的PE，而配置的PE也可以被虚拟化以同时支持多个应用任务。因此，这种包括门级虚拟化和PE级虚拟化的两级虚拟化机制使得SoC能够动态地适应变化的应用需求。因此，可以执行更多的软件应用，并且可以进一步增强系统性能。
2015-08-28 cs.AR cs.OS
Evaluation of silicon consumption for a connectionless Network-on-Chip
我们提出了一个可预测的片上网络（NoC）的设计和评估，以互连处理单元运行可变比特率的多媒体应用程序。该设计基于无连接策略，其中来自不同通信流的微片在路由器之间的同一通信信道中交织。每个微片携带路由器用于执行相应输出通信信道的仲裁和调度的路由信息。分析比较表明，我们的方法保持平均延迟低于基于资源预留的网络，当这两个网络的工作负载超过80%。我们还评估了FPGA和ASIC技术上提出的NoC，以了解我们的方法在硅消耗方面的权衡。
2014-11-13 cs.AR
A flexible framework for early power and timing comparison of time-multiplexed CGRA kernel executions
针对CGRA设计空间庞大、需耗时综合才能评估性能的问题，提出一种可模拟内核执行的表征框架，能快速返回能耗与延迟值，实现不同内核和硬件配置的早期即时对比分析。
2025-09-03 cs.AR
LowRank-SSM: Hardware-Software Co-Design for Rank-Reduced Mamba Acceleration on FPGA
University of California, Irvine（加州大学尔湾分校）
LowRank-SSM是面向FPGA的软硬件协同设计框架，通过软件的秩约简与硬件的双路径投影等设计，在保证精度的同时，使Mamba类SSM的FPGA部署吞吐量提升2.19倍、能效提升2.03倍。
2026-08-05 cs.AR
An FPGA-Based Reconfigurable Accelerator for Convolution-Transformer Hybrid EfficientViT
School of Electronic Science and Engineering, Nanjing University（南京大学电子科学与工程学院）；School of Integrated Circuits, Sun Yat-sen University（中山大学集成电路学院）
本文针对EfficientViT混合架构提出FPGA可重构加速器，通过可重构计算架构和时分复用流水线数据流实现层内与层间融合，在ZCU102上取得780.2 GOPS吞吐量和105.1 GOPS/W能效，显著超越现有工作。
2024-03-29 cs.AR cs.LG
Torrent: A Distributed DMA for Efficient and Flexible Point-to-Multipoint Data Movement
KU Leuven（荷语鲁汶大学）
Torrent提出一种分布式DMA架构，通过链式写入机制实现高效灵活的点对多点数据传输，相比传统组播方案在性能、灵活性和可扩展性上表现更优。
2025-12-19 cs.AR cs.DC
Towards Generalized On-Chip Communication for Programmable Accelerators in Heterogeneous Architectures
本文通过点对点通信、多播 NoC、一致性同步、细粒度接口及 ISA 扩展等增强，为异构 SoC 中的可编程加速器实现灵活高效的片上通信，并在 FPGA 原型上完成验证。
2024-07-04 cs.AR
A Row-parallel 8$\times$8 2-D DCT Architecture Using Algebraic Integer Based Exact Computation
提出了一种基于代数整数（AI）的时间复用行并行结构和两种最终重构步（FRS）算法，用于实现二元AI编码的二维离散余弦变换（DCT）。该结构直接实现了一个无误差的2-D DCT，而不需要在行-列变换之间使用FRS，从而导致8 $\times$ 8 2-D DCT，这是完全没有量化误差的AI基础。因此，FRS中每个系数的用户可选择的精度便于64个系数中的每个系数独立于其他系数设置其精度，避免了通道之间的量化噪声泄漏，这是公开的DCT设计的情况。所提出的FRS使用基于（i）优化的Dempster-Macleod乘数和（ii）扩展因子缩放的两种方法。这种架构使低噪声高动态范围的数字视频处理，需要完全控制的2-D DCT的有限精度计算的应用。所提出的架构和FRS技术进行了实验验证和验证，使用硬件实现的物理实现和FPGA芯片上验证。六个设计，4位和8位输入字的大小，使用两个建议的FRS计划，已设计，模拟，物理实现和测量。在8位输入设计中实现的最大时钟速率和块速率分别为307.787 MHz和38.47 MHz，这意味着如果最终嵌入到实时视频处理系统中，像素速率为8 $\times$ 307.787 $\approx$ 2.462 GHz。对于1920 $\times$ 1080的图像尺寸，等效帧速率约为1187.35 Hz。所有实现都在Xilinx Virtex-6 XC6VLX240T FP…
2015-02-14 cs.AR cs.DM math.NT
