Duet: Creating Harmony between Processors and Embedded FPGAs
Princeton University（普林斯顿大学）
Duet通过非侵入式双向缓存一致集成，使嵌入式FPGA与处理器成为平等伙伴，通过细粒度加速和硬件增强提升性能，实验表明通信延迟降低82%，带宽提升9.5倍。
2023-01-07 cs.AR
NPE: An FPGA-based Overlay Processor for Natural Language Processing
近年来，基于transformer的模型在自然语言处理（NLP）中显示出了最先进的结果。特别是BERT语言模型的引入，为问答和自然语言推理等任务带来了突破，推动了允许人类与嵌入式设备自然交互的应用。基于FPGA的叠加处理器已被证明是边缘图像和视频处理应用的有效解决方案，这些应用主要依赖于低精度线性矩阵运算。相比之下，基于变换器的NLP技术采用各种具有显著更高频率的更高精度的非线性运算。我们提出了NPE，一个基于FPGA的覆盖处理器，可以有效地执行各种NLP模型。NPE为最终用户提供类似软件的可编程性，并且与为每个非线性函数实现专用加速器的FPGA设计不同，NPE可以升级为未来的NLP模型，而无需重新配置。我们证明了NPE可以满足BERT语言模型的实时会话AI延迟目标，其中$4\times$的功耗低于CPU，$6\times$的功耗低于GPU。我们还表明，NPE使用$3\times$较少的FPGA资源，相对于文献中可比的BERT网络特定的加速器。NPE为边缘的自然语言处理提供了一种基于FPGA的经济高效的解决方案。
2021-04-13 cs.AR
A Novel Architecture of Area Efficient FFT Algorithm for FPGA Implementation
大量样本的快速傅里叶变换（FFT）需要大量的现场可编程门阵列（FPGA）硬件资源，其面积和功耗都比较大。在本文中，我们提出了一个面积有效的FFT处理器的结构，重复使用蝶形元件多次。FFT处理器采用VHDL语言进行了仿真，并在Virtex-6 FPGA上进行了验证。所提出的架构优于传统架构的$N$点FFT处理器的面积方面，这是减少了一个因素的$log_N 2$，在处理时间可以忽略不计的增加。
2015-02-25 cs.AR
GRVI Phalanx: A Massively Parallel RISC-V FPGA Accelerator Accelerator
GRVI是一款FPGA高效的RISC-V RV 32 I软处理器。Phalanx是一个并行处理器和加速器阵列框架。处理器和加速器组形成共享内存集群。集群通过300位宽的Hoplite NOC相互连接，并与极高带宽的I/O和存储设备互连。Kintex UltraScale KU 040系统示例具有400个RISC-V内核、100，000 MIPS的峰值吞吐量、600 GB/s的峰值共享内存带宽、700 Gbps的NOC平分带宽，并且使用13 W。
2016-06-03 cs.AR
FERIVer: An FPGA-assisted Emulated Framework for RTL Verification of RISC-V Processors
本文提出一种用于 RISC-V 处理器 RTL 验证的 FPGA 辅助 SoC 平台 FERIVer，通过嵌入式 CPU 与综合硬件交叉验证，实现 5 MIPS 速度，比 Xilinx XSim 快 150 倍，比 Verilator 提升 35 倍，且硬件占用率低于 7%。
2025-04-07 cs.AR
FASE: FPGA-Assisted Syscall Emulation for Rapid End-to-End Processor Performance Validation
School of Software, Shandong University（山东大学软件学院）；School of Integrated Circuits, Shandong University（山东大学集成电路学院）；Key Laboratory of Advanced Microprocessor Chips and Systems, National University of Defense Technology（国防科技大学先进微处理器芯片与系统重点实验室）；College of Computer Science and Technology, National University of Defense Technology（国防科技大学计算机科学与技术学院）
本文提出FASE框架，通过FPGA辅助系统调用仿真，实现复杂多线程基准测试在处理器设计上直接运行，无需集成SoC或目标操作系统，从而在早期阶段进行性能验证。
2026-05-21 cs.AR
REFRESH FPGAs: Sustainable FPGA Chiplet Architectures
本文提出 REFRESH FPGA，通过 2.5D 集成复用退役 FPGA 裸片，并结合低成本中介层与设计自动化，延长器件生命周期、摊销隐含成本并提升可持续性。
2023-11-28 cs.AR
A Reconfigurable Vector Instruction Processor for Accelerating a Convection Parametrization Model on FPGAs
高性能计算（HPC）平台使科学家能够对计算密集型算法进行建模。HPC集群越来越多地使用通用图形处理单元（GPGPU）作为加速器; FPGA提供了GPGPU作为协处理器的有吸引力的替代方案，但由于使用基于FPGA的平台时面临的许多挑战，它们仍然远未成为主流。我们的研究旨在使基于FPGA的高性能计算更容易为科学界所接受。在这项工作中，我们提出了一个特定的大气模型，Flexpart，在FPGA上的加速调查的结果。我们专注于加速这个模型中计算最密集的内核。我们工作的关键贡献是我们进行的架构探索，以达到一个解决方案，最好地利用遗留代码中可用的并行性，也方便编程，以便最终将高级遗留代码编译到我们的架构中可以完全自动化。我们提出了三种不同类型的架构，比较它们的资源利用率和性能，并提出一个架构，其中有一些计算核心，每个构建沿着一个向量指令处理器的线路，在这个特定的情况下工作得最好，是一个有前途的候选人的通用的基于FPGA的平台，用于科学计算。我们还提出了所提出的架构的各种配置参数的实验结果，以显示其实用性，在适应一系列的科学应用。
2015-04-17 cs.AR
TurboFuzz: FPGA Accelerated Hardware Fuzzing for Processor Agile Verification
State Key Lab of Processors, Institute of Computing Technology, Chinese Academy of Sciences（处理器国家重点实验室，中国科学院计算技术研究所）；University of Chinese Academy of Sciences（中国科学院大学）；University of Cambridge（剑桥大学）；The University of Sydney（悉尼大学）
TurboFuzz利用FPGA加速实现高效的处理器验证，通过优化测试生成和反馈机制提升覆盖率和性能
2026-02-03 cs.AR
EmuNoC: Hybrid Emulation for Fast and Flexible Network-on-Chip Prototyping on FPGAs
片上网络（NoC）最近得到了广泛的应用，从多核CPU到边缘AI加速器。与缓慢的仿真相比，FPGA上的仿真有望加速其RTL建模。然而，现实的测试刺激是具有挑战性的，在硬件中产生不同的应用。换句话说，需要快速和灵活的设计框架。最有前途的解决方案是混合仿真，其中部分设计在软件中仿真，其他部分在硬件中仿真。本文提出了一种新的混合仿真框架称为EmuNoC。我们引入了时钟同步方法和纯软件数据包生成，与最先进的框架相比，将仿真速度提高了36.3倍至79.3倍，同时保留了用于刺激模拟的纯软件接口的灵活性。我们还提高了面积效率，以在单个FPGA上模拟具有169个路由器的NoC，而之前的框架仅实现了64个路由器。
2022-06-23 cs.AR
Neuromorphic Processor Employing FPGA Technology with Universal Interconnections
Oak Ridge National Laboratory（橡树岭国家实验室）
本文提出了一种基于FPGA的低成本神经形态处理器，支持全连接可配置连接和LIF神经元模型，通过开源方式为实时推理应用提供高效且灵活的解决方案。
2025-12-11 cs.AR
Multi Core SSL/TLS Security Processor Architecture Prototype Design with automated Preferential Algorithm in FPGA
针对SSL、TLS协议的高速网络安全处理器（NSP），在片上系统（SOC）上实现了一种流水线结构，所有加密、哈希和密钥交换算法的硬件信息都以位文件的形式存储在闪存中。NSP在电子商务、虚拟专用网络（VPN）和其他需要数据保密的领域中找到应用。本工作的动机是动态执行应用程序的规定的吞吐量在预算的硬件资源和功率。提出了一种基于用户给出的有效系统指数（ESI）预算（包括功率、吞吐量和资源）的密码集选择算法。所选安全算法的位文件从闪存下载到现场可编程门阵列（FPGA）的部分区域。所提出的SOC控制通过PCI在系统中运行的应用程序与网络的以太网接口之间的数据通信。部分配置功能在ZYNQ 7z 020-clg 484 FPGA平台的ISE14.4套件中使用。性能
2014-10-28 cs.AR
Epiphany-V: A 1024 processor 64-bit RISC System-On-Chip
本文介绍了一款采用16 nm FinFet工艺的1024核处理器芯片的设计。该芯片（“Epiphany-V”）包含1024个64位RISC处理器阵列，64 MB的片上SRAM，三个136位宽的网状片上网络和1024个可编程IO引脚。该芯片已经流片，并正在由台积电制造。这项研究是由美国国防高级研究计划局（DARPA）资助的。所表达的观点，意见和/或调查结果是作者的观点，不应被解释为代表国防部或美国政府的官方观点或政策。
2016-10-06 cs.AR
The BrainScaleS-2 multi-chip system: Interconnecting continuous-time neuromorphic compute substrates
Kirchhoff-Institute for Physics（基尔霍夫物理研究所）；Institute of Computer Engineering（计算机工程研究所）；Heidelberg University（海德堡大学）
BrainScaleS-2通过FPGA互连实现连续时间神经形态计算子系统的扩展，提供低延迟的芯片间通信和高带宽的背板连接。
2025-12-03 cs.AR
FPGA Processor In Memory Architectures (PIMs): Overlay or Overhaul ?
本文对比 FPGA 上的定制 PIM 架构与 PIM 覆盖层，提出 PiCaSO，并证明其在延迟和 BRAM 利用率上的优势及反哺定制设计的改进。
2023-08-07 cs.AR
Out-of-Order Dataflow Scheduling for FPGA Overlays
我们利用Arria10 FPGA中的浮点DSP和M20K RAM的多泵功能，为大型图形工作负载构建一个并行驱动的软处理器结构。在本文中，我们介绍了一个有效的节点标记方案，随着领先的检测器电路相结合的想法，在大量的本地节点（数千）每个处理器的无序节点调度。我们使用一个静态的一次性节点标记算法来排序节点的关键性，以组织每个软处理器内部的本地内存。这相当于大约6%的内存开销。当比较内存昂贵的FIFO为基础的先到先得的方法在以前的研究中使用，我们提供了高达50%的性能提高，同时消除了FIFO的成本。在Arria10 10AX115S板上，我们可以创建一个覆盖设计，其中多达300个处理器通过高带宽Hoplite NoC连接，频率高达250 MHz。
2017-05-08 cs.AR
Maximizing CNN Accelerator Efficiency Through Resource Partitioning
卷积神经网络（CNN）正在彻底改变机器学习，但它们提出了重大的计算挑战。最近，已经提出了许多基于FPGA的加速器来提高CNN的性能和效率。当前的方法构建了一个单一的处理器，一次计算一个CNN层;处理器被优化以最大化计算层集合的吞吐量。然而，这种方法导致低效的设计，因为相同的处理器结构被用于计算维度完全不同的CNN层。我们提出了一种新的CNN加速器范式和一种伴随的自动化设计方法，该方法将可用的FPGA资源划分为多个处理器，每个处理器都是为CNN卷积层的不同子集量身定制的。使用与单个大型处理器相同的FPGA资源，多个较小的专用处理器提高了计算效率，并导致更高的整体吞吐量。在Xilinx Virtex-7 FPGA上评估流行的AlexNet CNN时，我们的设计方法实现了比最先进方法高3.8倍的吞吐量。对于最近的SqueezeNet和GoogLeNet，加速比是2.2倍和2.0倍。
2018-04-12 cs.AR
Towards an Area-Efficient Implementation of a High ILP EDGE Soft Processor
20年来，有序标量RISC结构一直是FPGA软处理器设计的主导范式。先前的无序超标量实现没有表现出有竞争力的面积或绝对性能。本文描述了一种新的方法来建立快速和面积有效的乱序超标量软处理器，利用显式数据图执行（EDGE）指令集结构。通过仔细映射的EDGE微架构，特别是它的低指令调度器，我们证明了一个无序的FPGA架构的可行性。两个调度器的设计方案进行了比较。
2018-03-18 cs.AR
Test Time Reduction Reusing Multiple Processors in a Network-on-Chip Based Architecture
随着嵌入式系统复杂性的增加和生存周期的缩短，可编程处理单元的数量迅速增加，而定制逻辑的门数却不断减少。考虑到这一趋势，这项工作提出了一种测试规划方法，能够重用可用的处理器作为测试源和汇，和片上网络作为测试访问机制。实验结果是基于ITC'02基准和两个开放的核心处理器符合MIPS和MIPS指令集。结果表明，片上网络和嵌入式处理器的协同使用可以在不增加面积和引脚成本的情况下，提高测试并行度，减少测试时间。
2007-10-25 cs.AR
Hardware/Software Codesign for Training/Testing Multiple Neural Networks on Multiple FPGAs
大多数用于FPGA的神经网络设计是不灵活的。在本文中，我们提出了一个灵活的VHDL结构，将允许任何神经网络在多个FPGA上实现。此外，VHDL结构允许测试以及训练多个神经网络。VHDL设计由多个处理器组组成。有两种类型的处理器组：迷你向量机处理器组和激活处理器组。每个处理器组由单独的迷你向量机和激活处理器组成。迷你向量机将向量运算应用于数据，而激活处理器将激活函数应用于数据。实现了一个环形缓冲区来连接各个处理器组。
2020-03-23 cs.AR cs.LG cs.SE
JuxtaPiton: Enabling Heterogeneous-ISA Research with RISC-V and SPARC FPGA Soft-cores
由于Dennard缩放的结束，能量效率已经成为计算机体系结构中越来越重要的关注点。异构微架构已经被探索作为实现更好的能量效率的一种方式，并且异构微架构芯片在移动环境中已经变得普遍。最近的研究已经探索使用异构ISA、异构微架构、通用核来实现进一步的能量效率增益。然而，没有开源硬件实现的异构ISA处理器可用于研究，和异构ISA处理器的有效研究需要FPGA原型提供的仿真速度。这项工作描述了我们通过将一个小型RISC-V核心集成到OpenPiton框架中来创建JuxtaPiton的经验，OpenPiton框架使用修改后的OpenPiton T1核心。这是第一次将新的内核与OpenPiton框架集成，而JuxtaPiton是第一个开源的、通用的、异构的ISA处理器。JuxtaPiton继承了OpenPiton的所有功能，包括可以引导全栈Debian Linux的重要FPGA仿真基础设施。使用这个基础设施，我们调查的面积和时间的影响，使用新的RISC-V核心的FPGA和新的核心运行微基准测试的性能。
2018-11-20 cs.AR
Performance Enhancement of Routers in Networks-on-Chip Using Dynamic Virtual Channels Allocation
本研究提出一种新的路由器架构，以改善虚拟通道的动态分配效能。建议的路由器的设计，以减少硬件的复杂性，并提高功耗和面积消耗，同时。在新结构的路由器中，所有的控制组件已实现内部的分配器路由器模块顺序。这优化了控制组件之间的通信，并消除了模块化通信的大部分硬件过载。消除额外的通信也降低了硬件复杂性。为了在实际的硬件资源中显示所提出的设计的有效性，所提出的路由器已实现到一个现场可编程门阵列（FPGA）。由于片上网络（NoC）的实现需要一定的芯片面积，所提出的方法也能够减少硬件资源的需求。在该方法中，FPGA的内部存储器用于实现控制单元。这种内存速度更快，可以用于特定的模式。FPGA存储器的使用节省了硬件资源，并允许基于FPGA的NoC的实现。
2014-12-09 cs.AR
eGPU: A 750 MHz Class Soft GPGPU for FPGA
本文提出面向 FPGA 的 eGPU 软 GPGPU，通过协同利用软逻辑、嵌入式存储器与 DSP 资源实现高频率，并在 Intel Agilex 上验证单 SM 超过 770 MHz。
2023-07-17 cs.AR
Timing Fragility Aware Selective Hardening of RISCV Soft Processors on SRAM Based FPGAs
Evolution Optiks R&D Inc.（进化光学研发有限公司）
本文提出一种基于时序脆弱性的选择性硬化方法，用于提升基于SRAM的FPGA上RISCV软处理器的可靠性，同时减少面积和时序开销。
2026-01-09 cs.AR cs.SY eess.SP
Design paradigms of intelligent control systems on a chip
本文重点介绍了现场可编程门阵列（FPGA）在智能控制系统芯片上的应用设计与实现，具体为模糊逻辑和遗传算法处理单元。首先，FPGA技术的概述，其次是设计方法，开发工具和硬件描述语言（HDL）的使用。两个FPGA设计的例子与使用硬件描述语言（HDL）的参数化模糊逻辑控制器的核心进行了讨论。在此基础上，讨论了一种基于FPGA的移动机器人路径跟踪系统芯片（SoC），该芯片采用数字模糊逻辑控制器（DFLC）和软处理器内核。最后讨论了用遗传算法求解旅行商问题（TSP）的FPGA实现。
2018-11-20 cs.AR cs.OH
Minimum RISC-V: Maximum FPGA Efficiency
Altera Corporation（Altera公司）
本研究设计轻量深度流水线RISC-V核心，提出同步编译应用二进制与专用处理器实例的优化方法，实现高频率、小体积的RISC-V，支持可预测多核密度规划。
2026-10-16 cs.AR
Architecture Support for FPGA Multi-tenancy in the Cloud
云部署现在越来越多地将FPGA加速器作为虚拟实例的一部分。虽然FPGA本质上仍然是单租户的，但对硬件加速的需求不断增长将不可避免地导致对支持FPGA多租户的方法和架构的需求。在本文中，我们提出了一个架构，支持空间共享的FPGA设备之间的多个租户在云中。该架构实现了一个片上网络（NoC）设计的快速数据移动和低硬件占用。在Xilinx Virtex Ultrascale+上对所提出的架构进行原型设计，证明了片上数据移动的最大频率接近规格，虚拟实例访问硬件加速器的吞吐量也很高。与单租户部署相比，我们展示了类似的性能，同时提高了FPGA利用率（我们的案例研究实现了6倍的FPGA利用率），这是虚拟化的主要目标之一。总体而言，我们的NoC互连实现了比最先进技术高出约2倍的最大频率和25.6 Gbps的带宽。
2020-06-14 cs.AR
FPGA Based Implementation of Deep Neural Networks Using On-chip Memory Only
深度神经网络（DNN）需要非常大量的计算和权重存储，因此非常期望使用专用硬件的高效实现。在这项工作中，我们开发了一个基于FPGA的定点DNN系统，只使用片上存储器，不访问外部DRAM。所开发的系统的执行时间和能耗进行比较与基于GPU的实现。由于FPGA存储器容量有限，该算法仅使用3位权值，并采用基于训练的定点权值优化。使用Xilinx XC7Z045的实现进行了测试的MNIST手写数字识别基准和TIMIT语料库上的音素识别任务。所获得的速度约为基于GPU的实现的四分之一，并且比基于PC的实现好得多。全速运行时的功耗小于5瓦，与基于GPU的系统相比，效率更高。
2016-08-29 cs.AR cs.NE
Performance Evaluation of ECC in Single and Multi Processor Architectures on FPGA Based Embedded System
密码算法的计算成本很高，如果我们需要在资源受限的嵌入式系统中执行它们，挑战就更多了。具有可编程逻辑器件和处理核心的现场可编程门阵列（FPGA）已被证明是用于嵌入式系统的高度可行的实现平台，其提供更少的设计时间和可重构性。吞吐量、资源利用率和功率要求等设计参数是关键问题。椭圆曲线密码体制（Elliptic Curve Cryptography，ECC）在许多方面都优于RSA等公钥密码体制，如以较小的密钥提供更高的安全性，本文选择了ECC，并探讨了其在基于FPGA的嵌入式系统中实现的可能性，包括单处理器核和双处理器核结构，涉及任务并行化。考虑到其他现有作品，这项探索是同类探索中的首次，是评估在基于FPGA（Virtex 4 XC 4VFX 12、FF 668、-10）的嵌入式平台上实现ECC的最佳可能架构环境所需的活动。
2014-01-15 cs.AR cs.CR
Emulated ASIC Power and Temperature Monitor System for FPGA Prototyping of an Invasive MPSoC Computing Architecture
在这方面的贡献的ASIC温度和功率监控系统（TPMon）的FPGA原型的仿真和测试控制处理器温度下不同的控制目标和操作策略。用于仿真功率监视器的方法是基于一个预防级别的能量模型。为了仿真温度监测器，使用热RC模型。监控系统为侵入式MPSoC计算架构提供硬件状态信息（系统内处理器的功率和温度数据）。这些数据是资源感知负载分配所必需的。作为一个概念的证明，不同的操作策略和控制目标进行了评估的2-瓦片侵入MPSoC计算系统。
2014-05-12 cs.AR
Accelerating Boolean Constraint Propagation for Efficient SAT-Solving on FPGAs
本研究提出一种面向处理器/FPGA SoC的硬件加速SAT求解器，通过子句直接分配、公式分区热交换等设计加速BCP，在Xilinx Zynq平台实现了优于现有方案的加速效果。
2024-04-13 cs.AR
A High-Throughput FPGA Accelerator for Lightweight CNNs With Balanced Dataflow
针对现有轻量级CNN FPGA加速器内存开销高、计算效率低的问题，提出多CE平衡数据流加速器，通过混合CE流式架构、平衡数据流及资源感知分配方法，在Xilinx ZC706平台实现了领先的性能与MAC效率。
2024-12-16 cs.AR
The Distributed Network Processor: a novel off-chip and on-chip interconnection network architecture
对于并行计算架构的设计者来说，最苛刻的挑战之一是提供高效的网络基础设施，在保持可扩展性的同时提供低延迟、高带宽通信。除了处理器之间的片外通信之外，最近的多瓦片（即，多核）架构还面临着处理器瓦片之间的高效片上互连网络的挑战。在本文中，我们提出了一个可配置和可扩展的体系结构，基于我们的分布式网络处理器（DNP）IP库，目标系统范围从单个MPSoC到大规模HPC平台。DNP通过具有（可能）混合拓扑的多维直接网络，利用统一的RDMA风格API为片上和片外通信两者提供瓦片间服务。
2012-03-07 cs.AR cs.NI
A Statically and Dynamically Scalable Soft GPGPU
本文提出一种静态与动态可扩展的软 GPGPU 架构，通过将处理器流水线与 FPGA 物理结构匹配，在 Intel Agilex FPGA 上实现 771 MHz 的峰值性能，并支持逐条指令的线程空间子集动态指定。
2024-01-08 cs.AR
Pipeline Stage Resolved Timing Characterization of FPGA and ASIC Implementations of a RISC V Processor
Evolution Optiks R&D Inc.（进化光电子研发公司）
本文研究了RISC V处理器在FPGA和ASIC上的流水线阶段解析定时特性，揭示了两种实现中定时机制的根本差异，并提出设计改进以实现可预测的定时闭合。
2025-12-17 cs.AR eess.SP
Utilizing Reconfigurable Hardware Processors via Grid Services
计算网格通常由使用普通处理器（如Intel Pentium）的节点组成。现场可编程门阵列（FPGA）由于其固有的并行架构而能够非常好地执行某些计算密集型任务，通常导致数量级的加速。本文探讨了如何FPGA可以透明地暴露通过网格服务的远程使用，通过集成Proteus软件平台与Globus Toolkit 3.0。
2004-11-16 cs.AR cs.DC
Field-Programmable Gate Array Architecture for Deep Learning: Survey & Future Directions
本文综述了FPGA架构在深度学习中的应用与改进，探讨了其在加速深度学习推理中的优势及未来发展方向。
2024-04-15 cs.AR
SkipOPU: An FPGA-based Overlay Processor for Large Language Models with Dynamically Allocated Computation
University of California, Los Angeles（加州大学洛杉矶分校）；Eastern Institute of Technology（宁波诺丁汉大学）；Institute of Digital Twin, Eastern Institute of Technology（宁波诺丁汉大学数字孪生研究院）；Ningbo Key Laboratory of Spatial Intelligence and Digital Derivative, Institute of Digital Twin, Eastern Institute of Technology（宁波诺丁汉大学数字孪生研究院空间智能与数字衍生宁波市重点实验室）；Chiplet CAD and Manufacturing Engineering Research Center of Zhejiang Province, Ningbo Institute of Digital Twin, Eastern Institute of Technology（浙江省芯片级封装CAD与制造工程研究中心，宁波诺丁汉大学数字孪生研究院）
本文提出SkipOPU，一种基于FPGA的覆盖处理器，通过轻量级路由机制动态分配计算，提升大型语言模型推理效率，减少冗余计算并降低存储开销。
2026-07-28 cs.AR
ControlPULP: A RISC-V On-Chip Parallel Power Controller for Many-Core HPC Processors with FPGA-Based Hardware-In-The-Loop Power and Thermal Emulation
本文提出ControlPULP，一个基于RISC-V的开源并行功率控制器平台，通过多核集群加速实时功率管理策略，在72核HPC处理器用例中实现4.9倍加速和DVFS跟踪偏差小于3% TDP。
2024-02-21 cs.AR
A Novel Reconfigurable Architecture of a DSP Processor for Efficient Mapping of DSP Functions using Field Programmable DSP Arrays
现代集成电路技术的发展使得开发更便宜、更快、更小的专用信号处理功能电路成为可能。数字信号处理功能通常在具有可扩展性的ASIC上实现，或者在具有与ASIC相比相对较小的利用率或较低速度的瓶颈的FPGA上实现。现场可编程DSP阵列（FPDA）是被提议的DSP专用设备，类似于FPGA，但具有基本的固定公共模块（CM）（如加法器、减法器、乘法器、缩放单元、移位器）而不是CLB。本文介绍了可重构系统结构的发展，重点介绍了FPDA，它集成了DFT、FFT、DCT、FIR、IIR、DWT等不同DSP功能，通过重构CM之间的互连实现DSP功能之间的切换。所提出的架构已在Virtex5 FPGA上实现了验证。该架构提供了足够的灵活性、并行性和可扩展性。
2013-06-01 cs.AR
An Area Efficient 2D Fourier Transform Architecture for FPGA Implementation
二维傅里叶变换在医学图像处理、数字全息、相关模式识别、混合数字光学处理、光计算等图像处理中有着重要的应用。二维空间傅里叶变换涉及大量的图像样本，需要大量的现场可编程门阵列（FPGA）硬件资源。在本文中，我们提出了一种面积有效的二维FFT处理器的结构，重复使用的蝶形单元多次。这是通过使用控制单元来实现的，该控制单元将N/2个蝶形单元的先前计算的数据发送回其自身{log_2（N）-1}次。利用RAM控制器实现各功能块之间数据流的同步，用VHDL语言对二维FFT处理器进行了仿真，并在Virtex-6 FPGA上进行了验证。所提出的方法在面积方面优于传统的N × N点2D FFT，所述面积减少了log_N（2）的因子，而计算时间的增加可以忽略不计。
2018-10-16 cs.AR
ANDROMEDA: An FPGA Based RISC-V MPSoC Exploration Framework
随着消费电子产品需求的不断增长，计算需求呈指数级增长。由于应用程序的计算需求，计算机架构师正试图在单个管芯上封装尽可能多的核以加速应用程序代码的执行。在多处理器片上系统（MPSoC）中，在内核数量、存储器子系统和片上网络参数之间取得平衡对于获得期望的性能是至关重要的。在本文中，我们提出了ANDROMEDA，一个基于RISC-V的框架，使我们能够探索MPSoC的不同配置，并观察性能的损失和收益。我们在Synopsys HAPS-80 D Dual FPGA平台上仿真了MPSoC的各种配置。使用STREAM，矩阵乘法和N体模拟作为基准，我们证明了我们的框架的有效性，快速确定正确的参数，有效地执行这些基准。
2021-01-14 cs.AR
An Irredundant and Compressed Data Layout to Optimize Bandwidth Utilization of FPGA Accelerators
针对 FPGA 加速器处理多维数据集时的内存带宽瓶颈，本文提出基于编译器的连续数据布局，并结合数据打包与运行时压缩，将 I/O 周期最多降低 7 倍。
2024-01-22 cs.AR
C-slow Technique vs Multiprocessor in designing Low Area Customized Instruction set Processor for Embedded Applications
在过去的几年里，消费电子产品对高性能嵌入式处理器的需求正在迅速增长。这些嵌入式处理器中的许多依赖于定制的指令服务器架构（ISA），如游戏处理器（GPU），多媒体处理器，DSP处理器等消费电子行业的主要要求是低成本，高性能和低功耗。通过并行计算来提高嵌入式处理器的性能已经得到了大量的研究。但是其中一些集中于超标量处理器，即具有更多资源的单处理器，如包括超长指令字（VLIW）架构的指令级并行化（ILP）、定制指令集可扩展处理器架构，以及其他需要在单个芯片上具有更多数量的处理单元的处理器，如包括同时多线程（SMT）的线程级并行化（TLP），芯片多线程（CMT）和芯片多处理（CMP）。在本文中，我们提出了一种新的技术，命名为C-slow，以提高性能的嵌入式处理器的消费电子产品，利用多线程技术在单核处理器。在不增加实时操作系统（RTOS）微控制复杂度的前提下，C-slowed处理器可以利用指令集处理单元的单一数据路径并行执行多个线程。该技术以较低的面积和方法复杂度的通用处理器运行RTOS。
2012-04-05 cs.AR
Evaluating Cache Coherent Shared Virtual Memory for Heterogeneous Multicore Chips
工业的趋势是朝向异构多核处理器（HMC），包括具有CPU的芯片和诸如GPU的并行线程面向吞吐量的处理器（MTTOP）。尽管当前同构芯片将核与高速缓存一致共享虚拟内存（CCSVM）紧密耦合，但这不是任何当前HMC所使用的通信范例。在本文中，我们提出了一个CCSVM设计的CPU/MTTOP芯片，以及扩展的pthreads编程模型，称为xthreads，编程这个HMC。我们的目标是评估与CCSVM紧密耦合的异构核的潜在性能优势。
2013-10-29 cs.AR
CNN-MERP: An FPGA-Based Memory-Efficient Reconfigurable Processor for Forward and Backward Propagation of Convolutional Neural Networks
Graduate School of Information, Production and Systems, Waseda University（早稻田大学信息生产系统研究生院）
大规模深度卷积神经网络（CNN）广泛用于机器学习应用中。虽然CNN涉及巨大的复杂性，但提供高密度计算资源集成的VLSI（ASIC和FPGA）芯片被认为是CNN实现的有前途的平台。然而，在计算单元的大规模并行性下，受超大规模集成电路芯片引脚数限制的外部内存带宽成为系统瓶颈。此外，VLSI解决方案通常被认为缺乏针对CNN的各种参数进行重新配置的灵活性。本文提出CNN-MERP来解决这些问题。CNN-MERP采用了高效的存储层次结构，可显著降低片上/片外数据分配、数据流优化和数据重用等多重优化对带宽的要求。提出的2级可重构性是用来使快速和有效的重新配置，这是基于控制逻辑和多引导功能的FPGA。结果，实现了1.94MB/GFlop的外部内存带宽要求，这比现有技术低55%。在有限的DRAM带宽下，Vertex UltraScale平台实现了1244 GFlop/s的系统吞吐量，比最先进的FPGA实现高5.48倍。
2017-03-22 cs.AR cs.LG
Towards Employing FPGA and ASIP Acceleration to Enable Onboard AI/ML in Space Applications
本文面向星载 AI/ML 部署，分析 FPGA、商用现货与抗辐射器件及 VPU/TPU ASIP 协处理器的加速架构，并通过内部基准比较支撑器件与航电设计选择。
2025-06-15 cs.AR
Enabling Virtual Memory Research on RISC-V with a Configurable TLB Hierarchy for the Rocket Chip Generator
Rocket Chip Generator使用一系列参数化处理器组件来生产基于RISC-V的SoC。它是一个强大的工具，可以产生各种各样的处理器设计，从微型嵌入式处理器到复杂的多核系统。在本文中，我们扩展了火箭芯片生成器的存储管理单元的功能，特别是TLB层次结构。TLB在性能方面是必不可少的，因为它们减轻了频繁的页表遍历的开销，但是由于它们的大小和/或关联性，可能损害处理器的关键路线。在原始的Rocket Chip实现中，L1指令/数据TLB是完全关联的，而共享的L2 TLB是直接映射的。我们解除这些限制，设计和实现可配置的，集关联L1和L2 TLB模板，可以创建任何组织从直接映射到全关联，以实现所需的性能和资源利用率，特别是对于较大的TLB。我们评估不同的TLB配置和目前的性能，面积和频率的结果，我们的设计使用基准测试从SPEC 2006套件的Xilinx ZCU 102 FPGA。
2020-09-16 cs.AR
Evaluating Built-in ECC of FPGA on-chip Memories for the Mitigation of Undervolting Faults
Barcelona Supercomputing Center (BSC)（巴塞罗那超级计算中心）；IIIA - Artificial Intelligence Research Institute CSIC - Spanish National Research Council（西班牙国家研究委员会IIIA人工智能研究所）；Georgia Institute of Technology（佐治亚理工学院）；Twentieth Century Fox（二十世纪福克斯公司）；Starfleet Academy（星际舰队学院）
低于标称电平的电压欠缩放是用于提高数字电路中的能量效率的有效解决方案，例如，现场可编程门阵列（FPGA）。然而，在安全电压电平以下并且没有伴随频率缩放的进一步欠伏导致定时相关的故障，潜在地破坏能量节省。通过对商用FPGA的实验电压欠标度研究，我们观察到这些故障的发生率在片上存储器或块RAM（BRAM）中呈指数级增加。为了减轻这些故障，我们评估了内置的【形】纠错码（ECC）的效率，并观察到超过90%的故障是可纠正的，还有7%是可检测的（但不可纠正）。这种效率是这些故障的单比特类型的结果，然后通过内置的【形】ECC的单错误校正和双错误检测（SECDED）设计有效地覆盖这些故障。最后，受上述实验观察的启发，我们评估了基于FPGA的神经网络（NN）加速器在低电压操作下的性能，同时利用内置的【形】ECC来减轻欠转故障，从而防止NN显著的精度损失。因此，我们通过低于最小安全电压电平的欠电压实现了40%的BRAM省电，由于内置的【形】ECC的大量故障覆盖，NN精度损失可以忽略不计。
2019-03-29 cs.AR cs.LG
TerEffic: Highly Efficient Ternary LLM Inference on FPGA
提出基于FPGA的三元量化LLM推理架构TerEffic，通过全片上和HBM辅助两种配置，在370M和2.7B模型上分别实现比Jetson Orin Nano高192倍和比A100高3倍的吞吐量，显著提升边缘部署的能效。
2025-05-01 cs.AR
Adaptive FPGA NoC-based Architecture for Multispectral Image Correlation
基于片上网络（Network-on-Chip，NoC）方法的自适应FPGA结构被用于多光谱图像相关。该架构必须包含几个距离算法，这取决于光谱图像的特性和认证的精度。对距离算法的分析是基于算法的复杂度、结果精度、执行时间和实现的适应性。本文在一个光谱数据库上对这些距离计算算法进行了比较。讨论了RGB算法的实现结果。
2009-01-26 cs.AR
ASPO: Constraint-Aware Bayesian Optimization for FPGA-based Soft Processors
Department of Computer Science and Technology, University of Cambridge（计算机科学与技术系，剑桥大学）；Department of Computing, Imperial College London（计算系，伦敦帝国理工学院）
提出 ASPO，通过析取约束、定制协方差核、评估时间惩罚和 FPGA 检查点复用，优化 FPGA 软处理器参数并显著降低执行与设计时间。
2025-06-07 cs.AR cs.LG cs.NE
Towards Power Efficient DNN Accelerator Design on Reconfigurable Platform
现场可编程门阵列（FPGA）的指数级出现加速了深度神经网络（DNN）硬件实现的研究。在所有DNN处理器中，特定领域的架构，例如Google的张量处理器单元（TPU），已经超过了传统的GPU。然而，在可重构硬件中实现TPU应该强调节能以满足绿色计算的要求。电压缩放是一种流行的节能方法，在FPGA中可能有点关键，因为如果不以适当的方式进行，它可能会导致时序故障。在这项工作中，我们提出了一个超低功耗FPGA实现的TPU边缘应用。我们将TPU的收缩阵列划分为不同的FPGA分区，其中每个分区使用不同的近阈值（NTC）偏置电压来运行其FPGA内核。每个分区的偏置电压粗略计算所提出的静态计划。然而，偏置电压的进一步校准是通过所提出的运行时间方案来完成的。基于乘法累加器（MAC）不同设计路径的最小松弛值的四种聚类算法研究了FPGA的划分。为了克服由NTC引起的定时故障，具有较高最小松弛的MAC被放置在较低电压分区中，并且具有较低最小松弛路径的MAC被放置在较高电压分区中。该架构在商业平台Vivado和学术平台VTR中进行了仿真，Vivado采用Xilinx Artix-7 FPGA，VTR采用22 nm、45 nm、130 nm FPGA。仿真结果证实了电压缩放TPU在FPGA中的实现，也证明了其功率效率。
2022-02-14 cs.AR
QiMeng: Fully Automated Hardware and Software Design for Processor Chip
State Key Lab of Processors, Institute of Computing Technology, CAS（处理器状态关键实验室，计算技术研究所，中国科学院）
本文提出QiMeng系统，通过构建领域专用大处理器芯片模型LPCM及硬件、软件设计智能体，实现处理器芯片硬件与软件的全自动设计，为高效自动化芯片设计提供可行方案。
2025-06-05 cs.AR cs.LG
