Scalable Light-Weight Integration of FPGA Based Accelerators with Chip Multi-Processors
现代多核系统正在从同构系统迁移到基于加速器计算的异构系统，以克服性能和功率墙的障碍。在这种趋势下，基于FPGA的加速器由于其出色的灵活性和低设计成本而变得越来越有吸引力。在本文中，我们提出了基于FPGA的多加速器和芯片多处理器（CMP）通过片上网络（NoC）连接之间的高效接口的架构支持。分布式分组接收器和分层分组转发器被设计成在重任务负载下保持可扩展性并减少关键路线延迟。还提出了一种专用的加速器链接机制，以促进加速器之间的FPGA内数据重用，从而规避FPGA和处理器之间的禁止通信开销。为了评估所提出的架构，一个完整的系统仿真与可编程性的支持使用FPGA原型。实验结果表明，该体系结构具有高性能、轻量级和可扩展性等特点。
2020-09-03 cs.AR
Duet: Creating Harmony between Processors and Embedded FPGAs
Princeton University（普林斯顿大学）
Duet通过非侵入式双向缓存一致集成，使嵌入式FPGA与处理器成为平等伙伴，通过细粒度加速和硬件增强提升性能，实验表明通信延迟降低82%，带宽提升9.5倍。
2023-01-07 cs.AR
NPE: An FPGA-based Overlay Processor for Natural Language Processing
近年来，基于transformer的模型在自然语言处理（NLP）中显示出了最先进的结果。特别是BERT语言模型的引入，为问答和自然语言推理等任务带来了突破，推动了允许人类与嵌入式设备自然交互的应用。基于FPGA的叠加处理器已被证明是边缘图像和视频处理应用的有效解决方案，这些应用主要依赖于低精度线性矩阵运算。相比之下，基于变换器的NLP技术采用各种具有显著更高频率的更高精度的非线性运算。我们提出了NPE，一个基于FPGA的覆盖处理器，可以有效地执行各种NLP模型。NPE为最终用户提供类似软件的可编程性，并且与为每个非线性函数实现专用加速器的FPGA设计不同，NPE可以升级为未来的NLP模型，而无需重新配置。我们证明了NPE可以满足BERT语言模型的实时会话AI延迟目标，其中$4\times$的功耗低于CPU，$6\times$的功耗低于GPU。我们还表明，NPE使用$3\times$较少的FPGA资源，相对于文献中可比的BERT网络特定的加速器。NPE为边缘的自然语言处理提供了一种基于FPGA的经济高效的解决方案。
2021-04-13 cs.AR
A Novel Architecture of Area Efficient FFT Algorithm for FPGA Implementation
大量样本的快速傅里叶变换（FFT）需要大量的现场可编程门阵列（FPGA）硬件资源，其面积和功耗都比较大。在本文中，我们提出了一个面积有效的FFT处理器的结构，重复使用蝶形元件多次。FFT处理器采用VHDL语言进行了仿真，并在Virtex-6 FPGA上进行了验证。所提出的架构优于传统架构的$N$点FFT处理器的面积方面，这是减少了一个因素的$log_N 2$，在处理时间可以忽略不计的增加。
2015-02-25 cs.AR
GRVI Phalanx: A Massively Parallel RISC-V FPGA Accelerator Accelerator
GRVI是一款FPGA高效的RISC-V RV 32 I软处理器。Phalanx是一个并行处理器和加速器阵列框架。处理器和加速器组形成共享内存集群。集群通过300位宽的Hoplite NOC相互连接，并与极高带宽的I/O和存储设备互连。Kintex UltraScale KU 040系统示例具有400个RISC-V内核、100，000 MIPS的峰值吞吐量、600 GB/s的峰值共享内存带宽、700 Gbps的NOC平分带宽，并且使用13 W。
2016-06-03 cs.AR
FERIVer: An FPGA-assisted Emulated Framework for RTL Verification of RISC-V Processors
本文提出一种用于 RISC-V 处理器 RTL 验证的 FPGA 辅助 SoC 平台 FERIVer，通过嵌入式 CPU 与综合硬件交叉验证，实现 5 MIPS 速度，比 Xilinx XSim 快 150 倍，比 Verilator 提升 35 倍，且硬件占用率低于 7%。
2025-04-07 cs.AR
ISAAC: Intelligent, Scalable, Agile, and Accelerated CPU Verification via LLM-aided FPGA Parallelism
ISAAC提出一个LLM辅助的全栈CPU验证框架，前端用多智能体激励引擎结合微架构知识生成高针对性测试，后端通过前向快照和解耦协同仿真实现单ISS并行驱动多DUT，在成熟CPU上验证取得最高17,536倍加速并发现多个未知缺陷。
2025-11-09 cs.AR
FASE: FPGA-Assisted Syscall Emulation for Rapid End-to-End Processor Performance Validation
School of Software, Shandong University（山东大学软件学院）；School of Integrated Circuits, Shandong University（山东大学集成电路学院）；Key Laboratory of Advanced Microprocessor Chips and Systems, National University of Defense Technology（国防科技大学先进微处理器芯片与系统重点实验室）；College of Computer Science and Technology, National University of Defense Technology（国防科技大学计算机科学与技术学院）
本文提出FASE框架，通过FPGA辅助系统调用仿真，实现复杂多线程基准测试在处理器设计上直接运行，无需集成SoC或目标操作系统，从而在早期阶段进行性能验证。
2026-05-21 cs.AR
A Reconfigurable Vector Instruction Processor for Accelerating a Convection Parametrization Model on FPGAs
高性能计算（HPC）平台使科学家能够对计算密集型算法进行建模。HPC集群越来越多地使用通用图形处理单元（GPGPU）作为加速器; FPGA提供了GPGPU作为协处理器的有吸引力的替代方案，但由于使用基于FPGA的平台时面临的许多挑战，它们仍然远未成为主流。我们的研究旨在使基于FPGA的高性能计算更容易为科学界所接受。在这项工作中，我们提出了一个特定的大气模型，Flexpart，在FPGA上的加速调查的结果。我们专注于加速这个模型中计算最密集的内核。我们工作的关键贡献是我们进行的架构探索，以达到一个解决方案，最好地利用遗留代码中可用的并行性，也方便编程，以便最终将高级遗留代码编译到我们的架构中可以完全自动化。我们提出了三种不同类型的架构，比较它们的资源利用率和性能，并提出一个架构，其中有一些计算核心，每个构建沿着一个向量指令处理器的线路，在这个特定的情况下工作得最好，是一个有前途的候选人的通用的基于FPGA的平台，用于科学计算。我们还提出了所提出的架构的各种配置参数的实验结果，以显示其实用性，在适应一系列的科学应用。
2015-04-17 cs.AR
Neuromorphic Processor Employing FPGA Technology with Universal Interconnections
Oak Ridge National Laboratory（橡树岭国家实验室）
本文提出了一种基于FPGA的低成本神经形态处理器，支持全连接可配置连接和LIF神经元模型，通过开源方式为实时推理应用提供高效且灵活的解决方案。
2025-12-11 cs.AR
Multi Core SSL/TLS Security Processor Architecture Prototype Design with automated Preferential Algorithm in FPGA
针对SSL、TLS协议的高速网络安全处理器（NSP），在片上系统（SOC）上实现了一种流水线结构，所有加密、哈希和密钥交换算法的硬件信息都以位文件的形式存储在闪存中。NSP在电子商务、虚拟专用网络（VPN）和其他需要数据保密的领域中找到应用。本工作的动机是动态执行应用程序的规定的吞吐量在预算的硬件资源和功率。提出了一种基于用户给出的有效系统指数（ESI）预算（包括功率、吞吐量和资源）的密码集选择算法。所选安全算法的位文件从闪存下载到现场可编程门阵列（FPGA）的部分区域。所提出的SOC控制通过PCI在系统中运行的应用程序与网络的以太网接口之间的数据通信。部分配置功能在ZYNQ 7z 020-clg 484 FPGA平台的ISE14.4套件中使用。性能
2014-10-28 cs.AR
FPGA Processor In Memory Architectures (PIMs): Overlay or Overhaul ?
本文对比 FPGA 上的定制 PIM 架构与 PIM 覆盖层，提出 PiCaSO，并证明其在延迟和 BRAM 利用率上的优势及反哺定制设计的改进。
2023-08-07 cs.AR
Out-of-Order Dataflow Scheduling for FPGA Overlays
我们利用Arria10 FPGA中的浮点DSP和M20K RAM的多泵功能，为大型图形工作负载构建一个并行驱动的软处理器结构。在本文中，我们介绍了一个有效的节点标记方案，随着领先的检测器电路相结合的想法，在大量的本地节点（数千）每个处理器的无序节点调度。我们使用一个静态的一次性节点标记算法来排序节点的关键性，以组织每个软处理器内部的本地内存。这相当于大约6%的内存开销。当比较内存昂贵的FIFO为基础的先到先得的方法在以前的研究中使用，我们提供了高达50%的性能提高，同时消除了FIFO的成本。在Arria10 10AX115S板上，我们可以创建一个覆盖设计，其中多达300个处理器通过高带宽Hoplite NoC连接，频率高达250 MHz。
2017-05-08 cs.AR
Maximizing CNN Accelerator Efficiency Through Resource Partitioning
卷积神经网络（CNN）正在彻底改变机器学习，但它们提出了重大的计算挑战。最近，已经提出了许多基于FPGA的加速器来提高CNN的性能和效率。当前的方法构建了一个单一的处理器，一次计算一个CNN层;处理器被优化以最大化计算层集合的吞吐量。然而，这种方法导致低效的设计，因为相同的处理器结构被用于计算维度完全不同的CNN层。我们提出了一种新的CNN加速器范式和一种伴随的自动化设计方法，该方法将可用的FPGA资源划分为多个处理器，每个处理器都是为CNN卷积层的不同子集量身定制的。使用与单个大型处理器相同的FPGA资源，多个较小的专用处理器提高了计算效率，并导致更高的整体吞吐量。在Xilinx Virtex-7 FPGA上评估流行的AlexNet CNN时，我们的设计方法实现了比最先进方法高3.8倍的吞吐量。对于最近的SqueezeNet和GoogLeNet，加速比是2.2倍和2.0倍。
2018-04-12 cs.AR
Towards an Area-Efficient Implementation of a High ILP EDGE Soft Processor
20年来，有序标量RISC结构一直是FPGA软处理器设计的主导范式。先前的无序超标量实现没有表现出有竞争力的面积或绝对性能。本文描述了一种新的方法来建立快速和面积有效的乱序超标量软处理器，利用显式数据图执行（EDGE）指令集结构。通过仔细映射的EDGE微架构，特别是它的低指令调度器，我们证明了一个无序的FPGA架构的可行性。两个调度器的设计方案进行了比较。
2018-03-18 cs.AR
Hardware/Software Codesign for Training/Testing Multiple Neural Networks on Multiple FPGAs
大多数用于FPGA的神经网络设计是不灵活的。在本文中，我们提出了一个灵活的VHDL结构，将允许任何神经网络在多个FPGA上实现。此外，VHDL结构允许测试以及训练多个神经网络。VHDL设计由多个处理器组组成。有两种类型的处理器组：迷你向量机处理器组和激活处理器组。每个处理器组由单独的迷你向量机和激活处理器组成。迷你向量机将向量运算应用于数据，而激活处理器将激活函数应用于数据。实现了一个环形缓冲区来连接各个处理器组。
2020-03-23 cs.AR cs.LG cs.SE
JuxtaPiton: Enabling Heterogeneous-ISA Research with RISC-V and SPARC FPGA Soft-cores
由于Dennard缩放的结束，能量效率已经成为计算机体系结构中越来越重要的关注点。异构微架构已经被探索作为实现更好的能量效率的一种方式，并且异构微架构芯片在移动环境中已经变得普遍。最近的研究已经探索使用异构ISA、异构微架构、通用核来实现进一步的能量效率增益。然而，没有开源硬件实现的异构ISA处理器可用于研究，和异构ISA处理器的有效研究需要FPGA原型提供的仿真速度。这项工作描述了我们通过将一个小型RISC-V核心集成到OpenPiton框架中来创建JuxtaPiton的经验，OpenPiton框架使用修改后的OpenPiton T1核心。这是第一次将新的内核与OpenPiton框架集成，而JuxtaPiton是第一个开源的、通用的、异构的ISA处理器。JuxtaPiton继承了OpenPiton的所有功能，包括可以引导全栈Debian Linux的重要FPGA仿真基础设施。使用这个基础设施，我们调查的面积和时间的影响，使用新的RISC-V核心的FPGA和新的核心运行微基准测试的性能。
2018-11-20 cs.AR
eGPU: A 750 MHz Class Soft GPGPU for FPGA
本文提出面向 FPGA 的 eGPU 软 GPGPU，通过协同利用软逻辑、嵌入式存储器与 DSP 资源实现高频率，并在 Intel Agilex 上验证单 SM 超过 770 MHz。
2023-07-17 cs.AR
Timing Fragility Aware Selective Hardening of RISCV Soft Processors on SRAM Based FPGAs
Evolution Optiks R&D Inc.（进化光学研发有限公司）
本文提出一种基于时序脆弱性的选择性硬化方法，用于提升基于SRAM的FPGA上RISCV软处理器的可靠性，同时减少面积和时序开销。
2026-01-09 cs.AR cs.SY eess.SP
Minimum RISC-V: Maximum FPGA Efficiency
Altera Corporation（Altera公司）
本研究设计轻量深度流水线RISC-V核心，提出同步编译应用二进制与专用处理器实例的优化方法，实现高频率、小体积的RISC-V，支持可预测多核密度规划。
2026-10-16 cs.AR
Performance Evaluation of ECC in Single and Multi Processor Architectures on FPGA Based Embedded System
密码算法的计算成本很高，如果我们需要在资源受限的嵌入式系统中执行它们，挑战就更多了。具有可编程逻辑器件和处理核心的现场可编程门阵列（FPGA）已被证明是用于嵌入式系统的高度可行的实现平台，其提供更少的设计时间和可重构性。吞吐量、资源利用率和功率要求等设计参数是关键问题。椭圆曲线密码体制（Elliptic Curve Cryptography，ECC）在许多方面都优于RSA等公钥密码体制，如以较小的密钥提供更高的安全性，本文选择了ECC，并探讨了其在基于FPGA的嵌入式系统中实现的可能性，包括单处理器核和双处理器核结构，涉及任务并行化。考虑到其他现有作品，这项探索是同类探索中的首次，是评估在基于FPGA（Virtex 4 XC 4VFX 12、FF 668、-10）的嵌入式平台上实现ECC的最佳可能架构环境所需的活动。
2014-01-15 cs.AR cs.CR
Emulated ASIC Power and Temperature Monitor System for FPGA Prototyping of an Invasive MPSoC Computing Architecture
在这方面的贡献的ASIC温度和功率监控系统（TPMon）的FPGA原型的仿真和测试控制处理器温度下不同的控制目标和操作策略。用于仿真功率监视器的方法是基于一个预防级别的能量模型。为了仿真温度监测器，使用热RC模型。监控系统为侵入式MPSoC计算架构提供硬件状态信息（系统内处理器的功率和温度数据）。这些数据是资源感知负载分配所必需的。作为一个概念的证明，不同的操作策略和控制目标进行了评估的2-瓦片侵入MPSoC计算系统。
2014-05-12 cs.AR
Accelerating Boolean Constraint Propagation for Efficient SAT-Solving on FPGAs
本研究提出一种面向处理器/FPGA SoC的硬件加速SAT求解器，通过子句直接分配、公式分区热交换等设计加速BCP，在Xilinx Zynq平台实现了优于现有方案的加速效果。
2024-04-13 cs.AR
Graphene-based Wireless Agile Interconnects for Massive Heterogeneous Multi-chip Processors
本文提出利用太赫兹频段石墨烯天线与收发器的频率-波束可重构性，构建无线封装内纳米网络，以解决大规模异构多芯片处理器中有线-无线互连的通信需求挑战。
2023-09-21 cs.AR cs.ET
A Statically and Dynamically Scalable Soft GPGPU
本文提出一种静态与动态可扩展的软 GPGPU 架构，通过将处理器流水线与 FPGA 物理结构匹配，在 Intel Agilex FPGA 上实现 771 MHz 的峰值性能，并支持逐条指令的线程空间子集动态指定。
2024-01-08 cs.AR
Pipeline Stage Resolved Timing Characterization of FPGA and ASIC Implementations of a RISC V Processor
Evolution Optiks R&D Inc.（进化光电子研发公司）
本文研究了RISC V处理器在FPGA和ASIC上的流水线阶段解析定时特性，揭示了两种实现中定时机制的根本差异，并提出设计改进以实现可预测的定时闭合。
2025-12-17 cs.AR eess.SP
Utilizing Reconfigurable Hardware Processors via Grid Services
计算网格通常由使用普通处理器（如Intel Pentium）的节点组成。现场可编程门阵列（FPGA）由于其固有的并行架构而能够非常好地执行某些计算密集型任务，通常导致数量级的加速。本文探讨了如何FPGA可以透明地暴露通过网格服务的远程使用，通过集成Proteus软件平台与Globus Toolkit 3.0。
2004-11-16 cs.AR cs.DC
SkipOPU: An FPGA-based Overlay Processor for Large Language Models with Dynamically Allocated Computation
University of California, Los Angeles（加州大学洛杉矶分校）；Eastern Institute of Technology（宁波诺丁汉大学）；Institute of Digital Twin, Eastern Institute of Technology（宁波诺丁汉大学数字孪生研究院）；Ningbo Key Laboratory of Spatial Intelligence and Digital Derivative, Institute of Digital Twin, Eastern Institute of Technology（宁波诺丁汉大学数字孪生研究院空间智能与数字衍生宁波市重点实验室）；Chiplet CAD and Manufacturing Engineering Research Center of Zhejiang Province, Ningbo Institute of Digital Twin, Eastern Institute of Technology（浙江省芯片级封装CAD与制造工程研究中心，宁波诺丁汉大学数字孪生研究院）
本文提出SkipOPU，一种基于FPGA的覆盖处理器，通过轻量级路由机制动态分配计算，提升大型语言模型推理效率，减少冗余计算并降低存储开销。
2026-07-28 cs.AR
ControlPULP: A RISC-V On-Chip Parallel Power Controller for Many-Core HPC Processors with FPGA-Based Hardware-In-The-Loop Power and Thermal Emulation
本文提出ControlPULP，一个基于RISC-V的开源并行功率控制器平台，通过多核集群加速实时功率管理策略，在72核HPC处理器用例中实现4.9倍加速和DVFS跟踪偏差小于3% TDP。
2024-02-21 cs.AR
A Novel Reconfigurable Architecture of a DSP Processor for Efficient Mapping of DSP Functions using Field Programmable DSP Arrays
现代集成电路技术的发展使得开发更便宜、更快、更小的专用信号处理功能电路成为可能。数字信号处理功能通常在具有可扩展性的ASIC上实现，或者在具有与ASIC相比相对较小的利用率或较低速度的瓶颈的FPGA上实现。现场可编程DSP阵列（FPDA）是被提议的DSP专用设备，类似于FPGA，但具有基本的固定公共模块（CM）（如加法器、减法器、乘法器、缩放单元、移位器）而不是CLB。本文介绍了可重构系统结构的发展，重点介绍了FPDA，它集成了DFT、FFT、DCT、FIR、IIR、DWT等不同DSP功能，通过重构CM之间的互连实现DSP功能之间的切换。所提出的架构已在Virtex5 FPGA上实现了验证。该架构提供了足够的灵活性、并行性和可扩展性。
2013-06-01 cs.AR
CNN-MERP: An FPGA-Based Memory-Efficient Reconfigurable Processor for Forward and Backward Propagation of Convolutional Neural Networks
Graduate School of Information, Production and Systems, Waseda University（早稻田大学信息生产系统研究生院）
大规模深度卷积神经网络（CNN）广泛用于机器学习应用中。虽然CNN涉及巨大的复杂性，但提供高密度计算资源集成的VLSI（ASIC和FPGA）芯片被认为是CNN实现的有前途的平台。然而，在计算单元的大规模并行性下，受超大规模集成电路芯片引脚数限制的外部内存带宽成为系统瓶颈。此外，VLSI解决方案通常被认为缺乏针对CNN的各种参数进行重新配置的灵活性。本文提出CNN-MERP来解决这些问题。CNN-MERP采用了高效的存储层次结构，可显著降低片上/片外数据分配、数据流优化和数据重用等多重优化对带宽的要求。提出的2级可重构性是用来使快速和有效的重新配置，这是基于控制逻辑和多引导功能的FPGA。结果，实现了1.94MB/GFlop的外部内存带宽要求，这比现有技术低55%。在有限的DRAM带宽下，Vertex UltraScale平台实现了1244 GFlop/s的系统吞吐量，比最先进的FPGA实现高5.48倍。
2017-03-22 cs.AR cs.LG
Towards Employing FPGA and ASIP Acceleration to Enable Onboard AI/ML in Space Applications
本文面向星载 AI/ML 部署，分析 FPGA、商用现货与抗辐射器件及 VPU/TPU ASIP 协处理器的加速架构，并通过内部基准比较支撑器件与航电设计选择。
2025-06-15 cs.AR
ASPO: Constraint-Aware Bayesian Optimization for FPGA-based Soft Processors
Department of Computer Science and Technology, University of Cambridge（计算机科学与技术系，剑桥大学）；Department of Computing, Imperial College London（计算系，伦敦帝国理工学院）
提出 ASPO，通过析取约束、定制协方差核、评估时间惩罚和 FPGA 检查点复用，优化 FPGA 软处理器参数并显著降低执行与设计时间。
2025-06-07 cs.AR cs.LG cs.NE
Towards Power Efficient DNN Accelerator Design on Reconfigurable Platform
现场可编程门阵列（FPGA）的指数级出现加速了深度神经网络（DNN）硬件实现的研究。在所有DNN处理器中，特定领域的架构，例如Google的张量处理器单元（TPU），已经超过了传统的GPU。然而，在可重构硬件中实现TPU应该强调节能以满足绿色计算的要求。电压缩放是一种流行的节能方法，在FPGA中可能有点关键，因为如果不以适当的方式进行，它可能会导致时序故障。在这项工作中，我们提出了一个超低功耗FPGA实现的TPU边缘应用。我们将TPU的收缩阵列划分为不同的FPGA分区，其中每个分区使用不同的近阈值（NTC）偏置电压来运行其FPGA内核。每个分区的偏置电压粗略计算所提出的静态计划。然而，偏置电压的进一步校准是通过所提出的运行时间方案来完成的。基于乘法累加器（MAC）不同设计路径的最小松弛值的四种聚类算法研究了FPGA的划分。为了克服由NTC引起的定时故障，具有较高最小松弛的MAC被放置在较低电压分区中，并且具有较低最小松弛路径的MAC被放置在较高电压分区中。该架构在商业平台Vivado和学术平台VTR中进行了仿真，Vivado采用Xilinx Artix-7 FPGA，VTR采用22 nm、45 nm、130 nm FPGA。仿真结果证实了电压缩放TPU在FPGA中的实现，也证明了其功率效率。
2022-02-14 cs.AR
A portable and Linux capable RISC-V computer system in Verilog HDL
RISC-V是一种开放的、免版税的指令集体系结构，由加州大学伯克利分校开发。使用RISC-V的处理器可以自由设计和发布。正因为如此，迄今为止已经发布了各种处理器内核和片上系统（SoC）。然而，有一些公共的RISC-V计算机系统是便携式的，可以引导Linux操作系统。在本文中，我们描述了一个可移植的和Linux支持的RISC-V计算机系统针对FPGA的Verilog HDL。该系统可以在硬件资源较少的FPGA上实现，也可以在低成本FPGA上实现，或者通过引入加速器进行定制。本文还介绍了通过开发该RISC-V计算机系统所获得的知识。
2020-03-27 cs.AR
Run-Time-Reconfigurable Multi-Precision Floating-Point Matrix Multiplier Intellectual Property Core on FPGA
在当今世界，高功率计算应用，如图像处理，数字信号处理，图形和机器人需要巨大的计算能力。这些应用程序使用矩阵运算，特别是矩阵乘法。乘法运算需要大量的计算时间，并且在设计上也很复杂。我们可以使用现场可编程门阵列作为低成本的硬件加速器，以及低成本的通用处理器，而不是高成本的专用处理器。在这项工作中，我们采用了一个高效的Strassens算法矩阵乘法和一个高效的运行时间可重构的浮点乘法器矩阵元素乘法。该运行时间可重构浮点乘法器是用自定义浮点格式实现的，适用于变精度应用。一个非常有效的组合Karatsuba算法和Urdhva Tiryagbhyam算法被用来实现二进制乘法器。该设计通过在运行时间内对自身进行重新配置，可以根据不同的精度要求有效地调整功耗和时延要求。
2019-10-26 cs.AR
Word-Level Structure Identification In FPGA Designs Using Cell Proximity Information
基于FPGA的设计从平坦化LUT级网表到高级RTL的逆向工程有助于验证设计或理解遗留设计。我们专注于Xilinx 7系列和Zynq 7000的FPGA器件的扁平网表。我们提出了一个设计元素分组算法，利用的位置信息的元素在物理设备上的位置和路由后。所提出的分组算法给出了集群的平均NMI为0.73的分组，包括所有元素类型。所选基准测试包括通信、算术单元、处理器和DSP处理单元等一系列设计。
2023-03-07 cs.AR
Agile SoC Development with Open ESP
ESP是一个面向异构SoC设计的开源研究平台。该平台将基于模块化瓦片的架构与各种面向应用程序的流程相结合，用于加速器的设计和优化。ESP架构具有高度可扩展性，并在规则性和专业化之间取得平衡。该方法将抽象级别提高到系统级设计，并实现了从软件和硬件开发到FPGA上的全系统原型设计的自动化流程。对于应用程序开发人员，ESP提供特定领域的自动化解决方案，为他们的软件合成新的加速器，并将复杂的工作负载映射到SoC架构上。对于硬件工程师，ESP提供自动化解决方案，将他们的加速器设计集成到完整的SoC中。ESP被视为异构集成平台，并通过哥伦比亚大学多年的教学测试，通过为敏捷SoC开发提供灵活的平台，支持开源硬件社区。
2020-09-02 cs.AR
HERO: Heterogeneous Embedded Research Platform for Exploring RISC-V Manycore Accelerators on FPGA
异构嵌入式片上系统（HESoCs）将标准主机处理器与可编程众核加速器（PMCAs）共同集成，以将通用计算与特定领域的高效处理能力相结合。虽然领先的公司成功地推进了他们的HESoC产品，但由于构建一个将行业标准主机处理器与开放式研究PMCA架构相结合的原型平台的挑战，研究滞后。在这项工作中，我们介绍了HERO，一个基于FPGA的研究平台，结合了PMCA组成的RISC-V内核集群，实现为FPGA结构上的软核，与硬ARM Cortex-A多核主机处理器。映射到FPGA上的PMCA架构是经过硅验证的、可扩展的、可配置的和完全可修改的。HERO包括一个完整的软件堆栈，其中包括一个支持OpenMP加速器编程的异构交叉编译工具链、一个Linux驱动程序以及用于主机和PMCA的运行时库。HERO旨在促进对所有软件和硬件层的快速探索：运行时行为可以通过跟踪事件进行准确分析，修改可以通过完全自动化的硬件和软件构建和执行测试进行验证。我们通过我们研究中的案例研究证明了HERO的有用性。
2017-12-18 cs.AR cs.DC
From Circuits to SoC Processors: Arithmetic Approximation Techniques & Embedded Computing Methodologies for DSP Acceleration
本文提出基于近似计算、硬件加速和异构计算的算术近似技术与映射方法论，在ASIC、FPGA和VPU上实现高能效DSP与AI加速。
2023-12-22 cs.AR
Performance monitoring for multicore embedded computing systems on FPGAs
在设计现代嵌入式计算系统时，大多数软件程序员选择使用多核处理器，可能与通用图形处理单元（GPGPU）和/或硬件加速器结合使用。它们还经常使用嵌入式Linux O/S，并运行多应用程序工作负载，甚至可能是多线程的。现代FPGA足够大，可以将多核硬/软处理器与多个硬件加速器结合起来作为定制计算单元，使整个嵌入式计算系统能够在单个FPGA上实现。此外，大型FPGA供应商还支持其软件和嵌入式处理器的嵌入式Linux内核。当与高级综合相结合，使用C-to-gates流程生成硬件加速器时，可以使软件设计人员使用FPGA作为其自定义计算平台的框架所需的原语现在已经存在。然而，为了确保有效地集成和共享计算资源，软件开发人员需要能够在其工作负载中监视和调试应用程序的运行时性能。本文介绍了ABACUS，一个性能监控框架，可用于调试多核系统上的多应用程序工作负载的执行行为和交互。我们还讨论了如何这个框架是可扩展的异构系统中的硬件加速器使用。
2015-08-28 cs.AR cs.PF
A 950 MHz SIMT Soft Processor
本文在 Altera Agilex-7 FPGA 上实现了一款超过 950 MHz 的 32 位定点 SIMT 软 GPGPU，支持参数化线程与寄存器空间，展示了软处理器接近 FPGA 时钟极限的可行性。
2025-04-10 cs.AR
Simulating spin systems on IANUS, an FPGA-based computer
我们描述了硬连线实现算法的蒙特卡罗模拟的一大类自旋模型。我们已经实现了这些算法的VHDL代码，我们已经将它们映射到一个专用的处理器上的一个大型FPGA设备的基础上。在一个这样的处理器上测得的性能与O（100）精心编程的高端PC相当：对于某些选定的自旋模型，它甚至更好。我们在这里描述的代码，我们目前正在IANUS大规模并行FPGA为基础的系统上执行。
2007-04-26 cond-mat.dis-nn cs.AR
Fault Detection for RC4 Algorithm and its Implementation on FPGA Platform
在密码算法的硬件实现中，即使该算法在数学上是安全的，也可以通过创建范围以引入受控错误位来实现秘密信息的泄漏。该技术对于嵌入在灵巧卡中的密码处理器是非常有效的。本文设计了几种RC 4算法的故障检测结构，并在Virtex5（ML505，LX110t）FPGA板上实现。结果表明，所提出的架构可以处理大多数的故障，而不会损失吞吐量消耗边际额外的硬件和电源。
2014-01-13 cs.AR
Efficient Compilation and Mapping of Fixed Function Combinational Logic onto Digital Signal Processors Targeting Neural Network Inference and Utilizing High-level Synthesis
University of Southern California（南加州大学）
最近的努力，以提高性能的神经网络（NN）的加速器，以满足今天的应用需求已经引起了一个新的趋势，基于逻辑的NN推理依赖于固定功能的组合逻辑。将具有许多输入变量和乘积项的大型布尔函数映射到现场可编程门阵列（FPGA）上的数字信号处理器（DSP）需要考虑DSP块的结构和可重构性的新框架。本文提出的方法将固定功能组合逻辑块映射到一组布尔函数，其中与每个函数对应的布尔运算映射到DSP设备而不是FPGA上的查找表（LUT），以利用DSP块的高性能、低延迟和并行性。本文还提出了一种创新的设计和优化方法的编译和映射的神经网络，利用固定功能的组合逻辑DSP的FPGA上采用高级综合流程。我们在几个\REVone{datasets}和选定NN上的实验评估证明了我们的框架在推理延迟和输出准确性方面与采用DSP的现有技术基于FPGA的NN加速器相比的相当性能。
2022-07-30 cs.AR cs.LG
Lightweight Congruence Profiling for Early Design Exploration of Heterogeneous FPGAs
本文提出一种受Roofline模型启发的轻量级剖析方法，通过三个一致性分数快速定位异构FPGA中资源、结构和应用逻辑瓶颈，并在Koios和VPR基准上验证其支持架构协同设计的有效性。
2025-09-22 cs.AR
Crypto-RV: High-Efficiency FPGA-Based RISC-V Cryptographic Co-Processor for IoT Security
Nara Institute of Science and Technology（奈良先端科学技术大学院大学）；University of Information Technology（信息工程大学）；Vietnam National University（越南国立大学）；Le Quy Don Technical University（黎贵敦技术大学）
Crypto-RV是一种基于FPGA的RISC-V加密协处理器，通过统一支持多种加密算法，实现高效、低功耗的物联网安全加密处理。
2026-02-04 cs.AR cs.CR
Pipeline Automation Framework for Reusable High-throughput Network Applications on FPGA
OVHcloud；Univ. Grenoble Alpes, CNRS, Grenoble INP 1 , TIMA（格勒诺布尔阿尔卑斯大学，法国国家科学研究中心，格勒诺布尔理工学院，TIMA）
PAF是一种基于流水线导向设计方法的开源框架，通过参数化能力实现FPGA上网络应用的高效重用与优化。
2026-01-21 cs.AR
Medusa: A Scalable Interconnect for Many-Port DNN Accelerators and Wide DRAM Controller Interfaces
Stony Brook University（石溪大学）
为了应对深度神经网络（DNN）日益增长的需求和计算强度，工业界和学术界已经转向加速器技术。特别是，FPGA已经被证明可以在性能和能效之间提供良好的平衡，以加速DNN。虽然重要的研究集中在如何构建高效的层处理器，DNN加速器的计算构建块，但相对较少关注位于层处理器和FPGA的DRAM控制器之间的片上互连。我们观察到DNN加速器接口（往往包括许多窄端口）和FPGA DRAM控制器接口（往往是宽总线）之间的差异。这种不匹配导致传统互连消耗大量FPGA资源。为了解决这个问题，我们设计了Medusa：一种优化的FPGA存储器互连，它在互连结构中转置数据，根据DNN层处理器的需求定制互连。与传统的FPGA互连相比，我们的设计可以将LUT和FF的使用减少4.7倍和6.0倍，并将频率提高1.8倍。
2018-07-11 cs.AR cs.LG cs.NE
Wildcat: Educational RISC-V Microprocessors
本文提出更简单的三级流水线更适合RISC-V教学和嵌入式实现，因更长流水线会因转发多路选择器变宽而降低时钟频率，并通过FPGA和ASIC实验验证。
2025-02-27 cs.AR
ZynqParrot: A Scale-Down Approach to Cycle-Accurate, FPGA-Accelerated Co-Emulation
University of Washington（华盛顿大学）；Seattle Country Day School（西雅图乡村日学校）
提出ZynqParrot，一种基于FPGA的规模缩减协同仿真平台，通过分解系统为子组件实现非干扰、周期精确的仿真，并验证了RISC-V处理器的全栈性能。
2025-09-24 cs.AR
RISC-V Toolchain and Agile Development based Open-source Neuromorphic Processor
Institute of Computing Technology, Chinese Academy of Sciences（中国科学院计算技术研究所）；ShanghaiTech University（上海科技大学）；University of Chinese Academy of Sciences（中国科学院大学）
近几十年来，旨在模拟大脑行为的类脑计算在计算机科学的各个领域得到了发展。人工神经网络（ANN）是人工智能（AI）中的一个重要概念。它用于识别和分类。为了探索一种更好的方法来模拟获得的大脑行为，这是快速和节能的，在硬件上，研究人员需要一个先进的方法，如类脑计算。在这种情况下，脉冲神经网络（SNN）成为硬件实现的最佳选择。最近的工作集中在加速SNN计算。然而，大多数加速器解决方案都是基于CPU加速器架构，由于这种结构中复杂的控制流程，因此能源效率低下。本文提出了文曲星22 A，一个低功耗的神经形态处理器，结合了通用CPU功能和SNN有效地计算它与RISC-V SNN扩展指令。文曲星22 A的主要思想是将SNN计算单元集成到通用CPU的流水线中，通过定制的RISC-V SNN指令版本1.0（RV-SNN V1.0）、流线型泄漏积分和触发（LIF）模型和二进制随机尖峰定时相关可塑性（STDP）实现低功耗计算。文曲星22 A的源代码在Gitee和GitHub上在线发布。我们将文曲星22 A应用于MNIST数据集的识别，与其他SNN系统进行比较。我们的实验结果表明，文曲星22 A提高了5.13倍的能量消耗的加速器解决方案，ODIN，大约分类精度，85.00%的3位ODIN在线学习，和91.91%的1位文曲星22 A。
2022-10-06 cs.AI cs.AR
Parallel Programming for FPGAs
本书重点介绍了使用算法高级综合（HLS）来构建特定应用的FPGA系统。我们的目标是让读者了解使用HLS创建优化硬件设计的过程。虽然细节上必然与多核处理器或GPU的并行编程不同，但许多基本概念是相似的。例如，设计人员必须了解存储层次结构和带宽、空间和时间引用局部性、并行性以及计算和存储之间的权衡。本书是对构建FPGA系统感兴趣的人的实用指南。在大学环境中，它适用于高级本科和研究生课程。同时，它也是有用的实践系统设计师和嵌入式程序员。本书假设读者有C/C++的工作知识，并包括大量的示例代码。此外，我们假设熟悉基本的计算机体系结构概念（流水线，加速，Amdahl定律等）。了解基于RTL的FPGA设计流程很有帮助，但不是必需的。
2018-05-09 cs.AR
Architectural Analysis of FPGA Technology Impact
使用高级语言来设计硬件越来越受欢迎，因为它们通过提供更高的抽象来提高设计生产率。然而，这种抽象级别的一个缺点是，很难将低级别的实现问题与原始的高级别设计联系起来，这对于架构优化至关重要。在这项工作（2013年4月和2014年4月之间开发）中，我们提出了一种方法来分析技术对架构的影响，并生成架构级的面积，延迟和功耗指标。这种反馈允许设计人员快速衡量架构决策对生成的硬件质量的影响，并为自动架构分析打开了大门。我们展示了使用我们的技术在三个FPGA平台上使用两种设计：里德-所罗门纠错解码器和32位流水线处理器的实现。
2020-08-31 cs.AR
