一种静态与动态可扩展的软 GPGPU
A Statically and Dynamically Scalable Soft GPGPU
AI总结：
本文提出一种静态与动态可扩展的软 GPGPU 架构，通过将处理器流水线与 FPGA 物理结构匹配，在 Intel Agilex FPGA 上实现 771 MHz 的峰值性能，并支持逐条指令的线程空间子集动态指定。
摘要：
当前用于 FPGA 的软处理器架构未能充分利用可用的海量并行性。FPGA 现在支持数千个嵌入式浮点运算器，并具有与 GPGPU 相似的计算密度。已有多款软 GPGPU 或 SIMT 处理器发表，但其报告的大面积和适中的 Fmax 使得它们不太可能被广泛应用于商业设计。在本文中，我们采用一种替代方法，围绕可用的 FPGA 资源组合构建软 GPU 微架构。我们展示了一种静态可扩展的软 GPGPU 处理器（参数和特性集均可在配置时确定），在完全无约束地编译到当前的 Intel Agilex FPGA 时，它始终以 FPGA 中最慢嵌入式组件（DSP 或硬内存）的峰值速度闭合时序。我们还展示了动态可扩展性，其中线程空间的子集可以基于逐条指令进行指定。对于一种示例核心类型，我们展示了其逻辑范围——取决于配置——为 4k 到 10k ALM，以及 24 到 32 个 DSP 模块，和 50 到 250 个 M20K 内存。所有这些实例均在 771 MHz 下闭合时序，这一性能水平仅受限于 DSP 模块。我们描述了通过将处理器流水线结构与 FPGA 布线的物理结构相匹配，来可靠实现该时钟频率的方法。我们还在多种数据规模上对几种算法进行了基准测试，并与商业软 RISC 处理器进行了比较。
英文摘要：
Current soft processor architectures for FPGAs do not utilize the potential of the massive parallelism available. FPGAs now support many thousands of embedded floating point operators, and have similar computational densities to GPGPUs. Several soft GPGPU or SIMT processors have been published, but the reported large areas and modest Fmax makes their widespread use unlikely for commercial designs. In this paper we take an alternative approach, building the soft GPU microarchitecture around the FPGA resource mix available. We demonstrate a statically scalable soft GPGPU processor (where both parameters and feature set can be determined at configuration time) that always closes timing at the peak speed of the slowest embedded component in the FPGA (DSP or hard memory), with a completely unconstrained compile into a current Intel Agilex FPGA. We also show dynamic scalability, where a subset of the thread space can be specified on an instruction-by-instruction basis. For one example core type, we show a logic range -- depending on the configuration -- of 4k to 10k ALMs, along with 24 to 32 DSP Blocks, and 50 to 250 M20K memories. All of these instances close timing at 771 MHz, a performance level limited only by the DSP Blocks. We describe our methodology for reliably achieving this clock rate by matching the processor pipeline structure to the physical structure of the FPGA fabric. We also benchmark several algorithms across a range of data sizes, and compare to a commercial soft RISC processor.
机构、总结、中文摘要均由AI分析而来，可能存在错误，请以论文正文为准。
