MeshKV: A Network-on-Chip KV Cache Fabric for Scalable Transformer Decoding Accelerators
University of California, Los Angeles（加州大学洛杉矶分校）；Columbia University（哥伦比亚大学）
MeshKV提出一种基于轻量级NoC的KV缓存结构，通过条带化、多播和流水线重叠技术，在FPGA上实现最高58%的互连流量削减和2.1倍带宽利用率提升。
2026-09-18 cs.AI cs.AR
3D MPSoC with On-Chip Cache Support -- Design and Exploitation
本研究提出支持片上缓存的 3D MPSoC 设计，采用 NoC 与交叉开关混合通信架构及 UMA/NORMA 双层模型，并利用 PCRAM 和 MRAM 优化性能，通过 Gem5 模拟验证其可扩展性。
2025-04-28 cs.AR
Efficient Message Passing Architecture for GCN Training on HBM-based FPGAs with Orthogonal Topology On-Chip Networks
University of Science and Technology of China（中国科学技术大学）
针对GCN训练的内存与通信瓶颈，提出基于NUMA和4维超立方体网络的消息传递架构，并重设计反向传播，性能较HP-GNN提升1.03至1.81倍。
2024-11-06 cs.AR cs.LG
Exploiting Process Variations to Secure Photonic NoC Architectures from Snooping Attacks
微型谐振器（MR）的紧凑尺寸和高波长选择性使得光子片上网络（PNoCs）能够在其光子波导中利用密集波分复用（DWDM），从而实现高带宽的片上数据传输。不幸的是，PNoC中的硬件木马可以操纵其MR的电驱动电路，以使MR从共享光子波导中的相邻波长信道窥探数据，这引入了严重的安全威胁。本文提出了一个框架，利用过程变量为基础的认证签名以及架构级的增强功能，以防止数据窥探硬件木马在单播以及多播传输PNoCs。评估结果表明，我们的框架可以提高各种PNoC架构的硬件安全性，平均延迟高达14.2%，能量延迟产品（EDP）高达14.6%。
2020-07-20 cs.AR cs.ET
HyNoC: A Hybrid Circuit-Switch/Wormhole Network-on-Chip for Distributed VLIW Computing on FPGA
研究针对FPGA上基于VLIW处理器核心的分布式计算系统，提出HyNoC架构，结合电路交换路径建立与虫洞数据传输，采用源路由，介绍其设计原理等，通过Verilator协同仿真展示优势，RTL实现开源。
2026-07-07 cs.AR cs.DC
Deadlock Recovery Technique in Bus Enhanced NoC Architecture
处理器速度的提高导致了通信在系统性能中的关键作用。因此，路由被认为是片上网络架构中最重要的主题之一。避免死锁的路由算法完全根据网络流量情况，通过限制数据包的路由来避免数据包的路由。此操作导致性能降低，尤其是在非均匀流量模式中。另一方面，真正的完全自主路由算法提供了完全基于流量条件的数据包路由。然而，需要死锁检测和恢复机制来处理死锁。在片上网络的基础上，利用全局总线作为并行支撑环境，提供了一个集总线和片上网络的优点于一身的平台。该总线用于广播和多播操作、发送延迟敏感信号、系统管理和其他服务。在本研究中，我们使用此汇流排作为死锁恢复技术的逃逸路径。仿真结果表明，该总线是一个适合于死锁恢复技术的平台。
2012-09-17 cs.AR
Phase-Priority based Directory Coherence for Multicore Processor
随着单个芯片中的核数量的增加，一致性协议的典型实现增加了显著的硬件和复杂性开销。此外，CMP系统的性能取决于数据访问延迟，而数据访问延迟受一致性协议和片上互连的影响很大。本文提出了PPB（Phase-Priority Based）缓存一致性协议，它是对现代目录一致性协议的一种优化。我们利用观察到的瞬态发生在目录一致性协议，导致一些不必要的瞬态和停滞。PPB缓存一致性协议实现了一致性事务，并引入了阶段消息的思想.此阶段被视为消息的优先级。此外，我们还在片上网络中增加了新的基于优先级的仲裁器，以支持PPB缓存一致性协议。该机制在片上网络中可以支持有效的缓存访问，从而提高片上网络的效率。我们使用SPLASH-2基准测试的执行驱动的全系统模拟器的分析表明，PPB缓存一致性优于基于MESI的目录，不必要的瞬态和失速的数量减少了24%。它还报告了7.4%的加速。该策略的其他优点是减少了微片的延迟，并显着降低了片上网络的能量消耗。
2013-05-14 cs.AR
A Flexible LDPC code decoder with a Network on Chip as underlying interconnect architecture
LDPC（低密度奇偶检验）码是现代纠错码中功能最强大、应用最广泛的一种。这些码所需的迭代解码算法涉及高计算复杂性，并且通过分配足够数量的处理元件（PE）来实现高处理吞吐量。在并行解码器上支持多个异构LDPC码在用于此类PE的互连结构的设计中提出了严重的问题。这项工作的目的是探索基于片上网络（Network on Chip，NoC）的解码器的可行性，其中，在所支持的LDPC码方面获得了充分的灵活性，通过NoC来连接PE。基于NoC的LDPC解码器先前被认为是不可行的，因为与分组管理和路由相关联的成本开销。相反，所设计的片上网络采用了低复杂度的路由，这引入了一个非常有限的成本开销相对于专用于特定类别的代码的架构。此外，本文提出了一种有效的配置技术，它允许快速的对-飞不同的代码之间的切换。解码器的结构是可扩展的和VLSI综合结果的几个案例的研究，包括整套WiMAX LDPC码，WiFi码和DVB-S2标准。
2011-05-13 cs.AR
Debug Support, Calibration and Emulation for Multiple Processor and Powertrain Control SoCs
具有多个处理器内核的复杂SoC的引入带来了新的开发挑战，因此开发支持现在是选择片上系统（SoC）的决定性因素。所提出的发展支助战略利用架构和技术方法应对挑战。多核中断支持（MCDS）架构使用交叉触发器和多核中断和挂起开关提供灵活的触发。通过片上时间戳，保证时间跟踪顺序下降到周期级别。封装尺寸ICE（PSI）方法是一种在不改变器件行为的情况下包括跟踪缓冲器、覆盖存储器、处理资源和通信接口的新颖方法。PSI不需要外部仿真盒，因为调试主机使用标准接口直接与SoC连接。
2007-10-25 cs.AR
Improving Network-on-Chip-based turbo decoder architectures
在这项工作中，新的成果有关网络芯片上的涡轮解码器架构。源于以前的出版物，这项工作首先集中在提高吞吐量，利用自适应带宽减少技术。这种技术在最好的情况下显示出超过60 Mb/s的改进。此外，已知双二进制turbo解码器需要比二进制更高的面积。该特性具有增加网络节点的数据宽度的负面影响。因此，这项工作的第二个贡献是通过利用外部信息的位级和伪浮点表示来降低网络复杂度以支持双二进制代码。这两种技术允许面积减少高达40%以上，性能下降约0.2 dB。
2011-05-05 cs.AR
TinyVers: A Tiny Versatile System-on-chip with State-Retentive eMRAM for ML Inference at the Extreme Edge
极端边缘设备或物联网节点需要超低功耗始终在线处理以及按需采样和处理的能力。此外，支持物联网应用，如话音识别、机器监控等，需要能够执行各种ML工作负载。这给硬件设计带来了挑战，以构建在超低功耗状态下运行的灵活处理器。本文介绍了TinyVers，这是一种小型多功能超低功耗ML片上系统，可在极端边缘实现增强的智能。TinyVers利用低功耗重新配置来实现多模式支持和积极的片上电源管理，以实现占空比，从而实现智能传感应用。该SoC结合了RISC-V主机处理器、17 TOPS/W低功耗可重配置ML加速器、1.7 $μ$ W深度睡眠唤醒控制器以及用于引导代码和ML参数保留的eMRAM。该SoC可执行高达17.6 GOPS，同时实现1.7 $μ$ W-20 mW的功耗范围。针对不同应用程序的多个ML工作负载映射到SoC上，以展示其灵活性和效率。所有型号均达到1-2 TOPS/W的能效，连续运行时功耗低于230 $μ$ W。在机器监控的占空比使用案例中，此功率降至10 $μ$ W以下。
2023-01-09 cs.AR
A Resolution for Shared Memory Conflict in Multiprocessor System-on-a-Chip
目前，对于嵌入式系统，制造商们正专注于提高多处理器片上系统（MPSoC）架构的并发性，而不是提高时钟速度。传统上，提供基于锁的同步是为了支持并发;因为管理锁非常困难，而且容易出错。transmittance存储器和基于锁的系统已被广泛用于在通用系统中提供多个处理器之间的同步[1]。已经表明，锁在功耗、易于编程和性能方面比事务存储器具有许多缺点。在本文中，我们提出了一种新的信号量同步方案在共享高速缓存的MPSoC。此外，我们已经评估和比较我们的计划与锁和事务的能量消耗和缓存未命中率使用SimpleScalar功能模拟器。
2012-02-03 cs.AR
LinkBo: An Adaptive Single-Wire, Low-Latency, and Fault-Tolerant Communications Interface for Variable-Distance Chip-to-Chip Systems
本文提出 LinkBo 单线通信协议及硬件架构，利用硬件中断和错误检测实现低延迟、高吞吐与容错，并在双 FPGA 平台验证其多距离可靠传输性能。
2025-09-01 cs.AR
Designing a WISHBONE Protocol Network Adapter for an Asynchronous Network-on-Chip
微芯片技术从微米到亚微米，再到现在的深亚微米（DSM）范围的扩展，使得大规模片上系统（SoC）成为可能。在未来的深亚微米（DSM）设计中，互连效应必将主导性能。片上网络（NoC）已经成为解决基于总线的通信基础设施局限性的一个很有前途的解决方案。NoC设计通常针对专用集成电路（ASIC），然而，制造工艺成本很高。在FPGA上实现片上网络不仅可以降低成本，还可以减少编程和验证周期。本文在SPARTAN-3E \textregistered器件上实现了一个异步片上网络。NoC支持广泛使用的片上互连标准、开放核心协议（OCP）和WISHBONE协议的基本事务。虽然FPGA器件本质上是同步的，但是已经表明它们可以用于对全局异步本地同步（GALS）系统进行原型设计，该系统包括连接在不同时钟域中操作的IP核的异步NoC。
2012-03-19 cs.AR
Improving the Performance of a NoC-based CNN Accelerator with Gather Support
University of Nevada（内华达大学）；South China University of Technology（华南理工大学）
深度学习技术的日益广泛应用推动了对卷积神经网络（CNN）的高效并行计算架构的需求。设计众核CNN加速器时面临的一个重大挑战是处理处理元件之间的数据移动。除了一对一和一对多流量之外，CNN工作负载还引入了多对一流量。片上网络作为片上通信的事实标准，能够支持各种单播和组播业务。对于多对一业务，采用重复单播，这不是一种有效的方式。在本文中，我们提出了使用收集数据包的网格为基础的片上网络采用输出固定脉动阵列，支持多对一的流量。收集分组将从最终高效地通向目的地的中间结点收集数据。使用AlexNet和VGG-16的卷积层生成的流量跟踪来评估该方法，与重复单播方法相比，该方法在延迟和功率方面有所改善。
2021-08-01 cs.AR cs.LG cs.PF
ReGraphX: NoC-enabled 3D Heterogeneous ReRAM Architecture for Training Graph Neural Networks
图神经网络（GNN）是在图上操作的深度神经网络（DNN）的变体。然而，与传统的DNN相比，GNN更复杂，因为它们同时表现出DNN和图形应用程序的功能。因此，专门为DNN或图形应用优化的架构不适合GNN训练。在这项工作中，我们提出了一个3D异构众核架构的片上GNN训练，以解决这个问题。所提出的架构ReGraphX涉及异构ReRAM交叉开关，以同时满足DNN和图形计算的不同要求。基于ReRAM的架构与支持多播的3D NoC相辅相成，以提高整体可实现的性能。我们证明了ReGraphX在执行时间方面比传统GPU高出3.5倍（平均3倍），同时将能耗降低了11倍。
2021-02-16 cs.AR cs.ET
The Impact of On-chip Communication on Memory Technologies for Neuromorphic Systems
新兴的纳米级非易失性存储器技术具有高集成密度，通过有效地展示神经计算的关键原理，为克服基于CMOS的神经网络架构的可扩展性限制提供了有前途的解决方案。尽管计算成本有可能提高，但设计支持灵活、大扇出连接的高性能片上通信网络仍然是一项艰巨的任务。在本文中，我们阐述了大规模的神经形态设计的通信需求，并指出与传统的片上网络架构的差异。我们提出了现有的方法片上神经形态路由网络，并讨论了如何新的内存和集成技术可能有助于减轻在构建下一代智能计算机器的通信问题。
2018-10-01 cs.AR cs.ET
Data Streaming and Traffic Gathering in Mesh-based NoC for Deep Neural Network Acceleration
University of Nevada, Las Vegas（内华达大学拉斯维加斯分校）；Southern China Institute of Technology（华南理工学院）
深度神经网络（DNN）应用的日益普及要求高计算能力和高效的硬件加速器架构。DNN加速器使用大量处理元件（PE）和片上存储器来存储权重和其他参数。作为DNN加速器的通信骨干，片上网络（NoC）在支持各种并行模式和实现DNN加速器中具有通信并行性的处理方面起着重要作用。然而，广泛使用的基于网格的NoC架构本质上不能支持DNN工作负载中大量存在的高效的一对多和多对一流量。在本文中，我们提出了一个修改后的网状结构与单向/双向流总线，以加快一对多（多播）流量，并使用收集数据包，以支持多对一（收集）流量。对卷积层的运行时延迟的分析表明，对于输出固定（OS）卷积低架构，双向流传输架构比单向流传输架构实现了更好的改进。仿真结果表明，收集数据包可以帮助减少运行时延迟高达1.8倍，网络功耗高达1.7倍，相比重复单播方法的修改后的网状结构，支持双向流。
2021-08-01 cs.AR cs.DC cs.LG
Security of Electrical, Optical and Wireless On-Chip Interconnects: A Survey
本文综述电气、无线、光学及混合片上互连的安全威胁模型、攻击方式与防护对策，以应对高吞吐量 SoC 通信架构中的关键安全风险。
2023-09-28 cs.AR cs.CR cs.NI
SIAM: Chiplet-based Scalable In-Memory Acceleration with Mesh for Deep Neural Networks
Arizona State University（亚利桑那州立大学）；University of Wisconsin-Madison（威斯康星大学麦迪逊分校）
用于深度学习的单片芯片上的存内计算（IMC）由于不断增加的模型尺寸而面临面积、良率和片上互连成本的巨大挑战。2.5D集成或基于芯片的架构互连多个小芯片（即，小芯片）来形成大型计算系统，从而提供了超越单片IMC架构的可行解决方案，以加速大型深度学习模型。本文提出了一种新的基准测试模拟器，SIAM，以评估基于芯片的IMC架构的性能，并探讨这种范式转变在IMC架构设计的潜力。SIAM集成了器件、电路、体系结构、片上网络（NoC）、封装上网络（NoP）和DRAM访问模型来实现端到端系统。SIAM在支持广泛的深度神经网络（DNN）方面是可扩展的，可定制为各种网络结构和配置，并且能够进行有效的设计空间探索。我们通过使用CIFAR-10、CIFAR-100和ImageNet数据集对不同的最先进DNN进行基准测试，展示了SIAM的灵活性、可扩展性和模拟速度。我们进一步校准与发表的硅结果，SIMBA的模拟结果。通过SIAM获得的基于芯片的IMC架构显示，与Nvidia V100和T4 GPU相比，ResNet-50在ImageNet数据集上的能效提高了130 $\times$和72 $\times$。
2021-08-14 cs.AR cs.LG
In-network Neural Networks
NEC Laboratories Europe（NEC欧洲实验室）
我们提出了N2Net，一个使用部署在网络交换机和路由器中的商品交换芯片实现二进制神经网络的系统。我们的系统表明，这些设备可以运行简单的神经网络模型，其输入被编码在网络数据包的报头中，数据包处理速度（每秒数十亿个数据包）。此外，我们的经验表明，交换芯片可以支持更复杂的模型，只要对芯片的设计进行一些微小而廉价的修改。我们相信N2Net为未来的端到端网络系统提供了一个有趣的构建模块。
2018-01-17 cs.AR cs.DC cs.LG
