Designing Secure Interconnects for Modern Microelectronics: From SoCs to Emerging Chiplet-Based Architectures
本研究针对 SoC 及基于 Chiplet 架构中 NoC 互连的安全风险，扩展了 ObNoCs 和 POTENT 两种方法，通过混淆、认证与加密机制保护片内与 Chiplet 间互连，实验证明其能以极低开销确保系统安全与可靠性。
2025-03-07 cs.AR cs.CR
PICNIC: Silicon Photonic Interconnected Chiplets with Computational Network and In-memory Computing for LLM Inference Acceleration
National University of Singapore（新加坡国立大学）
本文提出PICNIC加速器，通过硅光互连、存内计算和芯粒聚类与功耗门控方案，显著提升LLM推理的加速比与能效。
2025-11-06 cs.AR
relOBI: A Reliable Low-latency Interconnect for Tightly-Coupled On-chip Communication
本文提出relOBI，一种OBI扩展，通过结合TMR和ECC保护提升片上互连抗辐射可靠性，实验显示单故障脆弱性降至零且面积开销低于现有方案。
2025-10-13 cs.AR
Fault Injection in On-Chip Interconnects: A Comparative Study of Wishbone, AXI-Lite, and AXI
Univ. Bretagne Sud（南布列塔尼大学）
本文通过仿真驱动故障注入，比较研究Wishbone、AXI-Lite和AXI三种总线协议，揭示故障成功率、空间分布和时序依赖的共性模式，为攻击建模与弹性SoC设计提供见解。
2025-10-25 cs.AR
Security of Electrical, Optical and Wireless On-Chip Interconnects: A Survey
本文综述电气、无线、光学及混合片上互连的安全威胁模型、攻击方式与防护对策，以应对高吞吐量 SoC 通信架构中的关键安全风险。
2023-09-28 cs.AR cs.CR cs.NI
An overview about Networks-on-Chip with multicast suppor
现代片上系统（SoC）平台通常由多个处理器和它们之间的通信互连组成。片上网络（NoC）作为一种互连这些系统的解决方案而出现，它提供了一种可扩展的，可重用的和高效的互连。对于这些SoC平台，多播通信被显著地用于并行应用。分布式共享内存中的缓存一致性、时钟同步、复制或屏障同步都是这些请求的例子。本文介绍了支持组播通信的片上网络的研究概况，并阐述了科学界在这一研究领域迄今为止所解决的主要问题。
2016-10-03 cs.AR
Testable Design of Repeaterless Low Swing On-Chip Interconnect
无中继低摆幅互连使用混合信号电路以实现低功耗的高性能。当这些互连线应用于大规模、高容量的数字系统时，其可测性就变得非常重要。本文讨论了具有均衡和时钟同步的低摆幅无中继片上互连线的可测性。一个电容耦合发射机与弱驱动器被用作发射机。接收器在数据眼的中心对低摆幅输入数据进行采样，并将其转换为轨到轨电平，还将数据转换到接收器的时钟域。该系统是一个混合信号电路和数字组件都是扫描可测的。对于模拟部分，仅DC测试就具有50%的结构故障的故障覆盖率。简单的技术允许将模拟元件集成到数字扫描链中，将覆盖率提高到74%。最后，低开销的BIST将覆盖率提高到95%的结构故障。设计和模拟已经在UMC 130 nm CMOS工艺完成。
2015-11-20 cs.AR
GLOW: A global router for low-power thermal-reliable interconnect synthesis using photonic wavelength multiplexing
在本文中，我们研究的集成潜力，并探讨了低功耗热可靠的芯片上互连合成具有纳米光子波分复用（WDM）的设计空间。随着最近的进步，可以预见，纳米光子学由于其独特的功率效率，信号延迟和巨大的复用潜力，有望用于未来的片上数据信令。然而，在实现可行的片上集成之前，还有一些重大挑战需要解决。在本文中，我们提出了GLOW，一个混合的全球路由器，提供低功耗的光电互连综合热可靠性和各种物理设计约束，如光功率，延迟和信号质量的考虑下。GLOW的测试用例来自ISPD 07 -08全球路由基准进行评估。与贪婪方法相比，GLOW方法可降低总光功率约23%-50%，显示了片上WDM互连综合的巨大潜力。
2014-02-12 cs.AR
CHIPSMORE: Compute-in-Interconnect and -Memory Chiplets for Multi-Mode Multi-Request LLM Inference Acceleration
National University of Singapore（新加坡国立大学）
CHIPSMORE是一款集成互连内计算与CIM的LLM推理加速器，通过异构处理单元、分层KV内存、非复制多请求管道等设计，在Mistral-7B上较Nvidia H100实现2.38倍吞吐量与27倍能效提升，消除多请求权重复制。
2026-09-01 cs.AR
PlaceIT: Placement-based Inter-Chiplet Interconnect Topologies
PlaceIT提出一种联合优化芯粒布局与互连拓扑的新方法，通过基于邻近性生成拓扑，在合成流量和轨迹上显著降低延迟，优于2D网格基线。
2025-02-06 cs.AR
Nature-Inspired Interconnects for Self-Assembled Large-Scale Network-on-Chip Designs
未来的纳米级电子产品由Avogadro数量的组件组成，需要高效，高度可扩展和强大的通信手段，以便与传统的硅方法竞争。近年来，片上网络（NoC）作为一种有前途的解决方案出现在硅基电子互连的挑战。目前的NoC架构要么是高度规则的，要么是完全定制的，这两者都代表了新兴的自下而上的自组装分子电子学的难以置信的假设，这些电子学通常被认为具有高度的不规则性和不完美性。在这里，我们务实和实验研究重要的设计权衡和属性的不规则的，抽象的，但物理上合理的3D小世界互连结构的灵感来自现代网络芯片范例。我们改变框架的关键参数，如连接，交换节点的数量，分布的长距离与短距离连接，并测量网络的相关通信特性。我们进一步探讨了对链路故障的鲁棒性和解决一个简单的玩具问题，同步任务的能力和效率。结果证实：（1）不规则组件中的计算是自组装纳米尺度电子学的一种有前途和破坏性的计算范例;（2）具有幂律衰减分布的短路径长度的3D小世界互连结构在物理上是合理的，并且比局部2D和3D规则拓扑结构具有重大优势。
2007-04-21 cond-mat.dis-nn cs.AR nlin.AO
Lord of the Ring(s): Side Channel Attacks on the CPU On-Chip Ring Interconnect Are Practical
我们介绍了第一个微架构的侧信道攻击，利用竞争的CPU环互连。有两个挑战使得利用这一渠道变得非常困难。首先，人们对环形互连的功能和架构知之甚少。第二，攻击者通过环竞争可以学习到的信息本质上是有噪声的，并且具有粗糙的空间粒度。为了解决第一个挑战，我们执行一个彻底的逆向工程的复杂的协议，处理环互连上的通信。有了这些知识，我们建立了一个跨核心的隐蔽通道，从一个单一的线程，最大的跨核心通道不依赖于共享内存的能力超过4 Mbps的环互连。为了解决第二个挑战，我们利用细粒度的时间模式的环争用推断受害者程序的秘密。我们演示了我们的攻击，从易受攻击的EdDSA和RSA实现中提取关键位，以及推断受害者用户键入的密码的精确时间。
2021-03-05 cs.AR cs.CR
A Flexible LDPC code decoder with a Network on Chip as underlying interconnect architecture
LDPC（低密度奇偶检验）码是现代纠错码中功能最强大、应用最广泛的一种。这些码所需的迭代解码算法涉及高计算复杂性，并且通过分配足够数量的处理元件（PE）来实现高处理吞吐量。在并行解码器上支持多个异构LDPC码在用于此类PE的互连结构的设计中提出了严重的问题。这项工作的目的是探索基于片上网络（Network on Chip，NoC）的解码器的可行性，其中，在所支持的LDPC码方面获得了充分的灵活性，通过NoC来连接PE。基于NoC的LDPC解码器先前被认为是不可行的，因为与分组管理和路由相关联的成本开销。相反，所设计的片上网络采用了低复杂度的路由，这引入了一个非常有限的成本开销相对于专用于特定类别的代码的架构。此外，本文提出了一种有效的配置技术，它允许快速的对-飞不同的代码之间的切换。解码器的结构是可扩展的和VLSI综合结果的几个案例的研究，包括整套WiMAX LDPC码，WiFi码和DVB-S2标准。
2011-05-13 cs.AR
Graphene-based Wireless Agile Interconnects for Massive Heterogeneous Multi-chip Processors
本文提出利用太赫兹频段石墨烯天线与收发器的频率-波束可重构性，构建无线封装内纳米网络，以解决大规模异构多芯片处理器中有线-无线互连的通信需求挑战。
2023-09-21 cs.AR cs.ET
A Unified Interconnection Network for Chiplet-Based Scaling of the BrainScaleS Neuromorphic System
Institute of Computer Engineering, Heidelberg University（海德堡大学计算机工程研究所）
本文提出一种用于BrainScaleS-2神经形态系统芯片化扩展的路由芯片设计，通过统一互连网络在2D网格中高效处理容错脉冲与不容错数据，仿真验证了高带宽利用率。
2026-09-15 cs.AR
MultiNoC: A Multiprocessing System Enabled by a Network on Chip
MultiNoC系统实现了一个可编程的片上多处理平台，该平台建立在高效、低面积开销的片内互连方案之上。所采用的互连结构是片上网络或NoC。NoC正在成为对互连架构的日益增长的需求的可行替代方案，这是由于以下特征：（i）能源效率和可靠性;（ii）与传统总线架构相比，带宽的可扩展性;（iii）可重用性;（iv）分布式路由决策。外部主机计算机为MultiNoC提供应用程序指令和数据。在这个初始化过程之后，MultiNoC执行一些算法。在完成算法的执行之后，主机可以读回输出数据。可以执行方便地适用于MultiNoC结构的顺序或并行算法。提出这种设计的主要动机是能够调查当前趋势，以增加SoC中嵌入式处理器的数量，从而产生“处理器之海”系统的概念。
2007-10-25 cs.AR
C2C-Explorer: An Exploration Framework for Chip-to-Chip Interconnect Architectures in LLM Cloud Computing Systems
Institute for Artificial Intelligence, Peking University（北京大学人工智能研究院）；Beijing Advanced Innovation Center for Integrated Circuits, School of Integrated Circuits, Peking University（北京大学集成电路学院北京先进集成电路创新中心）；Hupan Lab（湖畔实验室）；Damo Academy, Alibaba Group（阿里巴巴集团达摩院）；Alibaba Cloud, Alibaba Group（阿里巴巴集团阿里云）
C2C-Explorer是一种自适应贝叶斯DSE框架，整合流量生成器、可扩展互连模拟器与评估器，用于探索LLM云计算系统的C2C互连架构，在DeepSeek-R1-671B负载中可提升有效吞吐量并降低内存占用。
2026-08-11 cs.AR cs.CE cs.DC
Synthesizing Brain-Network-Inspired Interconnections for Large-Scale Network-on-Chips
脑网络是一个具有无标度、小世界和模块性的大规模复杂网络，它在很大程度上支撑着这个高效的大系统。在本文中，我们提出了合成脑网络启发的大规模网络芯片上的互连。首先，我们提出了一种方法来生成具有有限无标度和幂律小世界特性的脑网络启发拓扑，该拓扑具有较低的总链路长度和极低的平均跳数，与网络大小的对数近似成比例。此外，针对大规模应用和模块化拓扑结构，提出了一种应用映射方法，包括任务映射和确定性无死锁路由，以最小化功耗和跳数。最后，使用周期精确的模拟器BookSim2来验证具有不同合成流量模式和大规模测试用例的架构性能，包括用于图处理应用的真实通信网络。实验表明，与其他拓扑结构和方法相比，该方法生成的片上网络设计具有显着更低的平均跳数和更低的平均延迟。特别是在具有幂律和紧耦合核间通信的图形处理应用中，脑网络启发的NoC比基于网格的NoC具有高达70%的平均跳数和75%的平均延迟。
2021-08-27 cs.AR
SIAM: Chiplet-based Scalable In-Memory Acceleration with Mesh for Deep Neural Networks
Arizona State University（亚利桑那州立大学）；University of Wisconsin-Madison（威斯康星大学麦迪逊分校）
用于深度学习的单片芯片上的存内计算（IMC）由于不断增加的模型尺寸而面临面积、良率和片上互连成本的巨大挑战。2.5D集成或基于芯片的架构互连多个小芯片（即，小芯片）来形成大型计算系统，从而提供了超越单片IMC架构的可行解决方案，以加速大型深度学习模型。本文提出了一种新的基准测试模拟器，SIAM，以评估基于芯片的IMC架构的性能，并探讨这种范式转变在IMC架构设计的潜力。SIAM集成了器件、电路、体系结构、片上网络（NoC）、封装上网络（NoP）和DRAM访问模型来实现端到端系统。SIAM在支持广泛的深度神经网络（DNN）方面是可扩展的，可定制为各种网络结构和配置，并且能够进行有效的设计空间探索。我们通过使用CIFAR-10、CIFAR-100和ImageNet数据集对不同的最先进DNN进行基准测试，展示了SIAM的灵活性、可扩展性和模拟速度。我们进一步校准与发表的硅结果，SIMBA的模拟结果。通过SIAM获得的基于芯片的IMC架构显示，与Nvidia V100和T4 GPU相比，ResNet-50在ImageNet数据集上的能效提高了130 $\times$和72 $\times$。
2021-08-14 cs.AR cs.LG
Energy-Efficient Wireless Interconnection Framework for Multichip Systems with In-package Memory Stacks
具有存储器堆栈和各种处理芯片的多芯片系统是基于平台的设计（例如服务器和嵌入式系统）的核心。要充分利用这些集成多芯片系统的优势，需要一个无缝的、可扩展的封装内互连框架。然而，最先进的芯片间通信需要长的有线信道，这增加了能耗和延迟，同时降低了数据带宽。在这里，我们提出了一个节能，无缝无线互连网络的多芯片系统的设计。我们证明与周期精确的模拟，这样的设计降低了能耗和延迟，同时增加了带宽相比，现代多芯片集成系统。
2017-09-21 cs.AR
On-Package Memory with Universal Chiplet Interconnect Express (UCIe): A Low Power, High Bandwidth, Low Latency and Low Cost Approach
针对AI等应用的内存墙问题，提出通过UCIe增强内存语义，复用LPDDR6/HBM或原生UCIe的DRAM，实现高带宽密度、低延迟、低功耗和低成本的片上封装内存方案。
2025-10-07 cs.AR cs.DC
Data Conversion in Area-Constrained Applications: the Wireless Network-on-Chip Case
片上网络（NoC）是目前互连片上系统（SoC）或片上多处理器（CMP）的不同组件的首选范例。然而，随着集成度的不断提高，目前的NoC面临着显著的可扩展性限制，并促使人们研究新的互连技术。其中，无线芯片内通信由于其低延迟广播和架构灵活性而受到严格审查。到目前为止，该想法的实用性已经从RF前端和网络接口的角度进行了研究，而很少或根本没有关注另一个重要组件：数据转换器。本文旨在填补这一空白，全面分析该场景的要求以及模数转换器（ADC）的当前性能和成本趋势。基于Murmann的数据，我们证明了ADC不会成为实现无线芯片内通信的障碍，尽管目前的设计不能完全满足其需求。
2019-06-12 cs.AR cs.ET
Sparse Attention Acceleration with Synergistic In-Memory Pruning and On-Chip Recomputation
Google Research（谷歌研究院）；University of California, San Diego（加州大学圣地亚哥分校）
作为其核心计算，自我注意机制测量整个输入序列的成对相关性。尽管性能良好，但计算成对相关性的成本过高。虽然最近的工作已经表明，运行时修剪的元素与低注意力分数的好处，二次复杂的自我注意力机制和他们的片上存储器容量的需求被忽视。这项工作通过构建一个名为SPRINT的加速器来解决这些限制，该加速器利用ReRAM交叉开关阵列的固有并行性以近似方式计算注意力分数。我们的设计使用ReRAM中的轻量级模拟阈值电路来修剪低注意力分数，使SPRINT能够仅将相关数据的一小部分提取到片上存储器中。为了减轻对模型准确性的潜在负面影响，SPRINT重新计算了少量数字数据的注意力分数。结合内存修剪和片上重新计算相关的注意力分数，使SPRINT转换成一个简单的线性二次复杂性。此外，我们确定和利用一个动态的空间位置之间的相邻的注意力操作，即使修剪后，这消除了昂贵的，但冗余的数据提取。我们评估我们提出的技术在广泛的国家的最先进的Transformer模型。平均而言，SPRINT在使用总16KB片内存储器时产生7.5倍的加速和19.6倍的能耗降低，而实际上与基线模型的等精度相当（平均下降0.36%）。
2022-09-01 cs.AR cs.LG
CHIME: Chiplet-based Heterogeneous Near-Memory Acceleration for Edge Multimodal LLM Inference
CHIME通过异构近内存加速方案，提升边缘多模态大语言模型推理的效率和能效。
2025-12-12 cs.AR cs.LG
Modeling and Exploration of Gain Competition Attacks in Optical Network-on-Chip Architectures
片上网络（NoC）能够在片上系统架构中的众多组件之间实现节能通信。光片上网络被广泛认为是克服传统片上电互连带宽和能量限制的关键技术。虽然光学NoC可以提供高性能，但由于光学互连的性质，它们具有固有的安全漏洞。在本文中，我们研究了光NoCs中的增益竞争攻击，它可以由攻击者向光波导注入高功率信号来发起，从而抢夺放大的合法信号。据我们所知，我们提出的方法是第一次尝试调查增益竞争攻击作为一个安全威胁的光学NoCs。我们建模的攻击和分析其对光学NoC性能的影响。我们还提出了潜在的攻击检测技术和对策，以减轻攻击。我们使用不同的NoC拓扑结构和不同的流量模式的实验评估表明，我们的建模和探索的光NoC架构中的增益竞争攻击的有效性。
2023-03-02 cs.AR cs.CR
ELK: Exploring the Efficiency of Inter-core Connected AI Chips with Deep Learning Compiler Techniques
Microsoft Research（微软研究院）
本文提出Elk，一个深度学习编译器框架，通过联合优化计算、通信和I/O，生成全局执行计划，在核间互联AI芯片上平均达到理想roofline性能的94%，并支持架构设计空间探索。
2025-09-08 cs.AR cs.DC cs.LG
Designing a WISHBONE Protocol Network Adapter for an Asynchronous Network-on-Chip
微芯片技术从微米到亚微米，再到现在的深亚微米（DSM）范围的扩展，使得大规模片上系统（SoC）成为可能。在未来的深亚微米（DSM）设计中，互连效应必将主导性能。片上网络（NoC）已经成为解决基于总线的通信基础设施局限性的一个很有前途的解决方案。NoC设计通常针对专用集成电路（ASIC），然而，制造工艺成本很高。在FPGA上实现片上网络不仅可以降低成本，还可以减少编程和验证周期。本文在SPARTAN-3E \textregistered器件上实现了一个异步片上网络。NoC支持广泛使用的片上互连标准、开放核心协议（OCP）和WISHBONE协议的基本事务。虽然FPGA器件本质上是同步的，但是已经表明它们可以用于对全局异步本地同步（GALS）系统进行原型设计，该系统包括连接在不同时钟域中操作的IP核的异步NoC。
2012-03-19 cs.AR
FUSE: Fusing STT-MRAM into GPUs to Alleviate Off-Chip Memory Access Overheads
在这项工作中，我们提出了FUSE，一种新的GPU高速缓存系统，集成自旋转移力矩磁性随机存取存储器（STT-MRAM）到片上L1 D缓存。FUSE可以最大限度地减少GPU多处理器互连网络上的传出内存访问次数，从而大大提高GPU的大规模计算并行性水平。具体而言，FUSE通过提取GPU运行时信息来预测GPU存储器访问的读取级别，并将一次写入多次读取（WORM）数据块放置到STT-MRAM中，同时在L1 D缓存中的SRAM的一小部分上容纳多次写入数据块。为了进一步减少片外存储器访问，FUSE还允许通过近似与有限数量的标签比较器和I/O外设的关联性，将WORM数据块分配到STT-MRAM中的任何位置。我们的评估结果表明，与传统的GPU缓存相比，我们提出的异构缓存减少了32%的互连网络中传出内存引用的数量，从而提高了217%的整体性能，降低了53%的能源成本。
2019-03-09 cs.AR
A Traffic-Aware Medium Access Control Mechanism for Energy-Efficient Wireless Network-on-Chip Architectures
无线互连已经成为解决传统片上网络（NoC）中有线路径上的多跳通信的挑战的节能解决方案。然而，为了确保这种新型互连技术的全部好处，需要设计简单，公平和高效的媒体访问控制（MAC）机制，以授权访问片上无线通信信道。此外，为了适应来自在多核环境上运行的应用的变化的业务需求，MAC机制应该动态地调整无线接口（WI）的传输时隙。传输时隙中的这种动态调整将导致提高无线NoC（WiNoC）中的无线介质的利用率。在本文中，我们提出了两个动态MAC机制的设计，调整传输时隙的WI预测的流量需求的基础上，并允许部分数据包传输。通过系统级仿真，我们证明了流量感知MAC机制是更节能的，以及能够维持更高的数据带宽在WiNoCs。
2018-09-04 cs.AR cs.NI
HERMES: A Hierarchical Broadcast-Based Silicon Photonic Interconnect for Scalable Many-Core Systems
由于硅光子器件和制造技术的最新进展，光互连网络具有解决众核系统中片上和片外通信瓶颈的潜力。尽管与电气替代方案相比，一些设计已经显示出更高的功率效率和性能，但这些网络将无法扩展到未来所需的数千个核心。在本文中，我们介绍了Hermes，一个混合网络组成的优化的广播功率效率低延迟的全球范围内的协调和电路交换子网的高吞吐量数据传输。该网络将扩展到千核芯片系统中。在物理层面上，SOI基绝热耦合器被设计为提供低损耗和紧凑的光功率分配。在绝热耦合器的基础上，设计了一种基于二进制折叠蝶形的拓扑结构，以最小的交叉在千芯布局中提供线性功率分配。为了解决网络灵活性并提供光带宽的有效使用，引入流控制和路由机制以动态分配带宽并提供网络资源的公平使用。在系统级，设计了基于布隆过滤器的通信本地化过滤，以减少全局流量。此外，一个新的贪婪的数据和工作负载迁移的杠杆作用，以增加在NUCA（非均匀高速缓存访问）架构的通信的局部性。一阶分析评估结果表明，Hermes可扩展到至少1024个核心，并提供了显着的性能改善和节能比现有的硅光子设计。
2014-01-19 cs.AR
LORAX: Loss-Aware Approximations for Energy-Efficient Silicon Photonic Networks-on-Chip
近似计算范式提倡放松应用程序的精度目标，以提高能效和性能。最近，这种范例已经被探索以提高硅光子片上网络（PNoCs）的能量效率。在本文中，我们提出了一种新的框架（LORAX），使更积极的近似在PNoCs的硅光子链路通信。鉴于硅光子互连由于产生用于光子通信的波长的激光源而具有显著的功率耗散，我们的框架尝试在智能地近似通信的同时降低激光功率开销，使得应用输出质量不失真超过可接受的限制。据我们所知，这是第一项考虑损耗感知激光功率管理和多级信令以实现PNoCs中有效数据近似和能效的工作。仿真结果表明，在相同的应用输出质量下，我们的框架可以比硅光子互连近似通信的最佳已知先前工作降低高达31.4%的激光器功耗和高达12.2%的能量效率
2020-02-26 cs.AR
Real-Time Guarantees in Routerless Networks-on-Chip
本文考虑使用无路由器片上网络作为一种替代的片上互连的多处理器系统需要硬实时的【形】保证处理器间的通信。它提出了一种新的分析框架，可以提供延迟上界的实时的【形】数据包流发送的无路由器的片上网络，它使用该框架来评估这种网络提供实时的【形】保证的能力。提供了广泛的比较分析，考虑不同的体系结构的无路由器网络和一个国家的最先进的虫洞网络的基础上优先级抢占路由器作为基线。
2022-09-21 cs.AR cs.NI cs.PF
METRO: A Software-Hardware Co-Design of Interconnections for Spatial DNN Accelerators
针对分片式空间DNN加速器中传统片上网络的低效问题，提出软硬件协同设计METRO，通过解耦流量调度与硬件结构并转移至软件层，结合软件调度框架与硬件设施，实现平均56.3%的通信加速及最高73.6%的处理时间减少。
2025-02-18 cs.AR
ARXON: A Framework for Approximate Communication over Photonic Networks-on-Chip
近似计算范式提倡放松应用程序的精度目标，以提高能效和性能。最近，这种范例已经被探索以提高硅光子片上网络（PNoCs）的能量效率。硅光子互连由于产生载波波长的激光源和在不同不确定性下调节光子器件所需的调谐功率而遭受高功率耗散。在本文中，我们提出了一个框架，称为ARXON，以减少这种功耗开销，使智能和积极的近似在PNoCs的硅光子链路通信。我们的框架减少了激光和调谐功率开销，同时智能地近似通信，使应用程序的输出质量不会失真超过可接受的限制。仿真结果表明，我们的框架可以实现高达56.4%的激光器功耗降低和高达23.8%的能源效率比最知名的先前工作与硅光子互连的近似通信和相同的应用输出质量。
2021-03-16 cs.AR cs.DC cs.ET
CLIPGen: A Chiplet Link IP Modeling and Generation Framework for 2.5D Architecture Exploration
New York University（纽约大学）
提出一种自动化的芯片间IP生成框架CLIPGen，为2.5D封装和通信配置提供功耗、性能和面积估计，支持架构师协同优化封装与芯片架构。
2026-05-26 cs.AR
Medusa: A Scalable Interconnect for Many-Port DNN Accelerators and Wide DRAM Controller Interfaces
Stony Brook University（石溪大学）
为了应对深度神经网络（DNN）日益增长的需求和计算强度，工业界和学术界已经转向加速器技术。特别是，FPGA已经被证明可以在性能和能效之间提供良好的平衡，以加速DNN。虽然重要的研究集中在如何构建高效的层处理器，DNN加速器的计算构建块，但相对较少关注位于层处理器和FPGA的DRAM控制器之间的片上互连。我们观察到DNN加速器接口（往往包括许多窄端口）和FPGA DRAM控制器接口（往往是宽总线）之间的差异。这种不匹配导致传统互连消耗大量FPGA资源。为了解决这个问题，我们设计了Medusa：一种优化的FPGA存储器互连，它在互连结构中转置数据，根据DNN层处理器的需求定制互连。与传统的FPGA互连相比，我们的设计可以将LUT和FF的使用减少4.7倍和6.0倍，并将频率提高1.8倍。
2018-07-11 cs.AR cs.LG cs.NE
Energy-efficient Non Uniform Last Level Caches for Chip-multiprocessors Based on Compression
随着技术规模的扩大，片上多处理器（CMP）中的高速缓存系统的大小已显着增加，以有效地存储和处理大量的数据，在未来的应用程序，并减少内核和片外存储器访问之间的差距。对于未来的CMP架构，LLC的3D堆叠最近已经被引入作为一种新的方法来应对2D集成和存储器墙的性能挑战。然而，SRAM LLC的3D设计使得热问题更加严重。因此，由于密集集成，它比2D中的常规SRAM高速缓存架构引起更多的泄漏能耗。在本文中，我们提出了两种不同的架构，利用数据压缩，以减少在3D集成电路中的LLC和互连的能量。
2022-01-03 cs.AR
Gemini: Mapping and Architecture Co-exploration for Large-scale DNN Chiplet Accelerators
针对后摩尔时代大规模DNN小芯片加速器面临的架构与映射挑战，本文提出协同探索方法，以最大化小芯片技术优势并最小化其封装与接口成本。
2023-12-27 cs.AR
Evaluation of silicon consumption for a connectionless Network-on-Chip
我们提出了一个可预测的片上网络（NoC）的设计和评估，以互连处理单元运行可变比特率的多媒体应用程序。该设计基于无连接策略，其中来自不同通信流的微片在路由器之间的同一通信信道中交织。每个微片携带路由器用于执行相应输出通信信道的仲裁和调度的路由信息。分析比较表明，我们的方法保持平均延迟低于基于资源预留的网络，当这两个网络的工作负载超过80%。我们还评估了FPGA和ASIC技术上提出的NoC，以了解我们的方法在硅消耗方面的权衡。
2014-11-13 cs.AR
Simulation-Driven Evaluation of Chiplet-Based Architectures Using VisualSim
University of Engineering and Technology（工程与技术大学）
本文提出基于VisualSim的chiplet架构仿真方法，通过构建多核ARM处理器集群与ARM CMN600 NoC互连模型，评估通信延迟和功耗性能权衡，为优化半导体设计提供基础。
2025-11-03 cs.AR cs.PF
DFModel: Design Space Optimization of Large-Scale Systems Exploiting Dataflow Mappings
提出DFModel建模框架，通过在多层级存储与互连网络上优化数据流映射，针对大规模系统进行设计空间探索，实验证明其在LLM训练等任务中显著提升性能与能效。
2024-12-21 cs.AR
Understanding the Impact of On-chip Communication on DNN Accelerator Performance
近年来，深度神经网络以前所未有的速度蓬勃发展。它们在计算机视觉、自然语言处理、医学或经济学等领域都取得了出色的准确性。具体而言，卷积神经网络（CNN）特别适合于对象识别或识别任务。然而，这带来了很高的计算成本，促使使用专门的GPU架构甚至ASIC来实现高速度和能源效率。ASIC加速器简化了适用于CNN计算的某些流程的执行，这些流程意味着大量数据的不断移动，从而将片上通信转变为加速器内的关键功能。本文研究了边缘设备的CNN推理加速器内的通信流，旨在证明当前和未来在互连其处理元件的片上网络设计中的决策是合理的。利用这种分析，然后，我们定性地讨论了在这种情况下，引入无线片上网络的新范式的潜在影响。
2019-12-03 cs.AR
Architecting Long-Context LLM Acceleration with Packing-Prefetch Scheduler and Ultra-Large Capacity On-Chip Memories
针对长上下文LLM推理中HBM带宽饱和瓶颈，提出结合打包-预取调度与超大容量BEOL片上存储的协同设计架构，在Llama3.1模型上显著提升了推理速度与吞吐量并降低带宽开销。
2025-08-11 cs.AR cs.ET
Venice: Improving Solid-State Drive Parallelism at Low Cost via Conflict-Free Accesses
针对SSD控制器与存储芯片间路径冲突限制并行性的问题，提出Venice机制，通过低成本互连网络增加路径多样性，结合路径预留与全自适应路由，平均性能提升2.65倍，能耗降低61%。
2023-05-12 cs.AR
Scalable Coherent Optical Crossbar Architecture using PCM for AI Acceleration
光计算最近被提出作为一种新的计算范式，以满足未来人工智能/机器学习工作负载在计算机和超级计算机中的需求。然而，到目前为止，所提出的实现方式存在缺乏可扩展性、占用空间大和功耗高以及不完整的系统级架构，无法集成到现有的数据中心架构中以用于现实世界的应用。在这项工作中，我们提出了一个真正可扩展的光学AI加速器的基础上的交叉结构。我们已经考虑了所有主要的障碍，并在此设计中解决它们。重量将存储在芯片上使用相变材料（PCM），可以单片集成在硅光子工艺。所有的电光元件和电路模块都是基于45 nm单片硅光子工艺的测量性能指标建模的，可以与先进的CPU/GPU和HBM存储器共同封装。我们还对Resnet-50V1.5芯片的性能进行了系统级建模和分析，考虑了所有关键参数，包括内存大小、阵列大小、光子损耗和外围电子设备的能耗。片上SRAM和片外DRAM的能量开销都被考虑在这个模型中。我们还讨论了如何使用双核交叉开关设计可以消除编程时间开销在实际的SRAM块大小和批量大小。我们的研究结果表明，128 x 128的建议架构可以实现每秒推理（IPS）类似于Nvidia A100 GPU，功耗低15.4倍，面积低7.24倍。
2022-10-19 cs.AR
Systematic Physics-Compliant Analysis of Over-the-Air Channel Equalization in RIS-Parametrized Wireless Networks-on-Chip
本文提出一种降阶物理合规模型，通过单次全波仿真校准RIS参数化无线片上网络，实现CIR快速预测，系统探索空中均衡及多链路优化。
2023-10-24 cs.AR cs.NI eess.SP
Search-in-Memory (SiM): Reliable, Versatile, and Efficient Data Matching in SSD's NAND Flash Memory Chip for Data Indexing Acceleration
本文提出Search-in-Memory（SiM）芯片，通过在NAND闪存芯片内直接执行数据过滤和按位并行匹配，利用灵活的SIMD命令接口卸载索引搜索，实现写密集型工作负载高达9倍加速和45%能耗节省。
2024-08-02 cs.AR
A Software-defined SoC Memory Bus Bridge Architecture for Disaggregated Computing
分解和机架级系统有可能大幅降低TCO，提高云计算中心的利用率，同时保持性能。虽然将资源组织在单独的池中并按需将它们互连在一起的概念很简单，但其实现在性能和规模潜力方面可能会有根本的不同。在本文中，我们提出了一个存储器总线桥架构，使100个主和从之间的通信，在今天的复杂的多处理器SoC，这是物理上集成在不同的芯片，甚至不同的主板。该桥接器将串行收发器和电路网络紧密耦合，用于芯片到芯片传输。所提出的桥架构的一个关键特性是，它是软件定义的，因此可以在运行时配置，通过软件控制平面，准备和引导存储器访问事务到远程从站。这一点特别重要，因为它使数据中心编排工具能够管理分解的资源分配。此外，我们评估了一个桥原型，我们已经建立了ARM AXI4存储器总线互连，我们讨论了应用程序级观察到的性能。
2018-01-11 cs.AR cs.ET
Design and Implementation of Multistage Interconnection Networks for SoC Networks
在本文中，重点是家庭的互连网络（IN）称为多级互连网络（MIN）。将其应用于片上网络（NoC）架构设计，可以实现更小的电路面积、更低的功耗、更少的结点数和更宽的带宽。每一个MIN都具有拓扑结构简单、可扩展性好、度低的特点，可以作为片上网络架构设计的一种选择。本文包括两个主要贡献。首先，它比较了基于45 nm-CMOS技术的七种主要MIN（即Omega，Butterfly，Flattened Butterfly，Flattened Baseline，Generalized Cube，Beneavor和Clos网络）在不同类型的合成和跟踪驱动工作负载下的性能。其次，引入了一种称为元扁平网络（MFN）的网络，它可以通过减少跳数和增加级间的中间路径来降低阻塞概率。这也导致了功耗的显著降低。
2012-12-03 cs.AR cs.NI
Alleviating Datapath Conflicts and Design Centralization in Graph Analytics Acceleration
以前的图形分析加速器通过减少不规则的片外存储器访问，在吞吐量上取得了很大的提高。然而，片上数据路径冲突和设计集中化已成为阻碍进一步提高吞吐量的关键问题。在本文中，一个通用的解决方案，多阶段分散传播网络（MDP网络），提出了解决这些问题的关键思想的交易延迟吞吐量的启发。此外，一个新的高吞吐量的图形分析加速器，HiGraph，提出了部署MDP网络，以解决实际中的每一个问题。实验结果表明，与现有的加速器相比，HiGraph的加速比达到了2.2倍（平均1.5倍），同时具有更好的可扩展性。
2022-02-23 cs.AR cs.DC
