ArSMART: An Improved SMART NoC Design Supporting Arbitrary-Turn Transmission
智能片上网络（SMART NoC）是近年来提出的一种高性能片上网络设计方案，它通过快速旁路将无冲突的微片在一个周期内传输到远端处理单元（PE）。然而，如果发生竞争，则具有低优先级的微片将不仅被缓冲，而且不能完全利用旁路。尽管存在通过舍入繁忙的路由器和链路来减少竞争的若干路由算法，但是它们不能直接应用于SMART，因为它缺乏对任意转向（即，匝数和方向不受约束）布线。因此，在这篇文章中，为了最大限度地减少竞争并进一步利用旁路，我们提出了一种改进的SMART NoC，称为ArSMART，其中启用了任意转弯传输。具体来说，ArSMART将整个片上网络划分为多个簇，簇控制器负责路由计算，无缓冲可重构路由器负责数据转发。由于SMART NoC中的远程传输需要绕过中间仲裁，为了启用此功能，我们直接配置输入和输出端口连接，而不是应用基于逐跳表的仲裁。为了进一步探索更高的通信能力，提出了与ArSMART兼容的有效自适应路由算法。路由计算开销，自适应路由算法的主要关注点之一，是隐藏我们精心设计的控制机制。实验结果表明，与最先进的SMART NoC相比，应用程序调度长度平均减少40.7%，能耗平均减少29.7%。
2020-11-18 cs.AR
Diametrical Mesh Of Tree (D2D-MoT) Architecture: A Novel Routing Solution For NoC
片上网络（Network-on-Chip，NoC）是未来片上系统（System-on-Chip，SoC）设计的一个新方向。节点之间的通信通过路由数据包而不是电线进行。它支持高度的可扩展性、可重用性和通信并行性。本文提出了一种基于树的网格（Mesh-of-Tree，MoT）路由和直径2D Mesh的Mesh路由结构，称为树的直径2D Mesh。它具有直径小、对分宽度大、节点度小等优点，是目前速度最快的网络。该路由算法保证数据包总是通过最短路径从源到达宿，并且没有死锁。
2012-12-12 cs.AR cs.ET
Learning Cache Coherence Traffic for NoC Routing Design
本文提出一种由缓存一致性流量分析器（CCTA）指导的缓存一致性感知路由方法，并集成拓扑选择，在NoC设计中实现了最高10.52%延迟降低、55.51%执行加速和49.02%能耗节省。
2025-06-03 cs.AR cs.NI
Lightweight Encryption and Anonymous Routing in NoC based SoCs
随着制造技术的进步，片上系统（SoC）设计人员能够在单个SoC上集成越来越多的内核。SoC复杂性的不断增加以及上市时间的紧迫，导致第三方供应商的知识产权（IP）内核的利用率不断提高。SoC供应链被广泛认为是安全漏洞的主要来源。潜在的恶意第三方IP与可信组件集成在同一片上网络（NoC）上，可能会导致安全和信任问题。虽然安全通信是计算机网络领域中研究得很好的问题，但是在资源受限的SoC上实现这些解决方案是不可行的。在本文中，我们提出了一个轻量级的加密和匿名路由协议的IP核之间的通信在片上系统芯片。我们的方法消除了与传统的加密和匿名路由协议使用一种新的秘密共享机制，同时确保所需的安全目标得到满足的主要开销。实验结果表明，现有的NoC安全解决方案可以引入显着（1.5倍）的性能下降，而我们的方法提供了相同的安全功能，轻微（4%）的性能影响。
2023-02-13 cs.AR cs.CR
Runtime Mitigation of Packet Drop Attacks in Fault-tolerant Networks-on-Chip
片上网络（Networks-on-Chip，NoCs）中的容错路由（Fault-tolerant routing，FTR）已经成为维持多核系统性能的一种常见做法。另一方面，第三方知识产权块的使用使安全性成为现代设计中的主要关注点。针对采用FTR算法的片上网络中硬件木马（HTs）可能导致的丢包攻击，提出了一种防御机制。与外部终止开关相关联的HT被有条件地触发以启用攻击场景。安全模块，如认证单元，缓冲区洗牌，和控制单元，已被提出来挫败在运行时的攻击，并恢复在NoC中的安全数据包流。这些单元一起工作，作为一个盾牌，以保护数据包从前进到输出端口与故障链路。综合结果表明，所提出的安全FT路由器，与基线FT路由器相比，面积和功率开销最多分别为4.04%和0.90%。性能评估表明，与基准FT路由器相比，在运行真实基准以及合成流量时，SeFaR在执行时间、能耗、平均数据包延迟和功率延迟乘积度量方面具有可接受的开销。此外，一个全面的安全路由器的可能的设计已经提出，以解决和减轻多种攻击，可以出现在NoC路由器。
2019-08-01 cs.AR
NoCs in Heterogeneous 3D SoCs: Co-Design of Routing Strategies and Microarchitectures
异构3D片上系统（3D SoC）是将传感和计算结合在单个芯片内的最有前途的设计范例。异构3D SoC中的通信网络的一个特殊特性是每层中的不同延迟和吞吐量。正如这项工作所示，这种变化大大降低了网络性能。我们贡献的路由算法和路由器微架构，可以克服这些性能限制的共同设计。我们分析了异质性的挑战：提出了技术感知的通信模型，从而确定数据包传输速度较慢的层。通信模型对于零负载下的延迟和吞吐量是精确的。该技术模型对于90至28 nm的各种商业技术具有小于7.4%的面积误差和时序误差。其次，我们展示了如何克服异质性的限制，提出了两种新的路由算法，称为Z+（XY）Z-和ZXYZ，提高延迟高达6.5倍相比，传统的尺寸顺序路由。此外，我们提出了一个高的垂直吞吐量路由器的微架构，调整到路由算法，并充分克服了较慢的层的限制。与传统路由器相比，我们实现了2到4倍的吞吐量增加。因此，路由器的动态功率降低了高达41.1%，我们实现了高达2.26倍的改进微片延迟，在2.1%和10.4%之间的小总路由器面积成本为现实的技术和应用场景。
2019-09-10 cs.AR
Classification of networks-on-chip in the context of analysis of promising self-organizing routing algorithms
本文在分析片上网络（NoC）研究现状的基础上提出更完备的NoC新分类，调研无线NoC领域进展并探讨自组织算法在无线NoC中的应用可能性，成果可为NoC研发与生产提供参考。
2023-06-12 cs.AR cs.NI
Turbo NOC: a framework for the design of Network On Chip based turbo decoder architectures
本文提出了一种基于片上网络的Turbo码译码器的设计和仿真框架。在设计空间中的几个参数进行了研究，即网络拓扑结构，并行度，处理节点在网络上发送消息的速率和路由策略。分析的主要结果是：i）以有限的复杂度开销实现高吞吐量的最合适的拓扑是广义de-Bruijn和广义Kautz拓扑; ii）根据吞吐量要求，可以使用不同的并行度、消息注入率和路由算法来最小化网络区域开销。
2009-09-10 cs.AR
Design of a Near-Ideal Fault-Tolerant Routing Algorithm for Network-on-Chip-Based Multicores
随着CMOS技术的不断缩小，片上网络（NoC）不可避免地面临着磨损和可靠性下降的问题。虽然处理器和存储器中的故障可以通过冗余来屏蔽，或者通过诸如任务迁移之类的技术来减轻，但是NoC特别容易受到硬件故障的影响，因为单个链路故障可能导致片间通信无限期地停止，从而使整个多核芯片不可操作。因此，NoC带来了成为利用它们的芯片多核中的关键故障点的风险。针对无缝NoC操作中存在的故障链路，我们提出了Hermes，一个接近理想的容错路由算法，满足表现出高水平的鲁棒性的目标，在分布式模式下运行，保证自由死锁，甚至出流量，其中许多。Hermes是一种开销有限的无死锁混合路由算法，利用无故障路径上的负载平衡路由来维持高吞吐量，同时在故障附近提供预配置的逃逸路径选择。在这种在线机制下，Hermes的性能随着故障链路计数的增加而优雅地下降，这是现有技术中缺乏的一个至关重要的期望响应。此外，Hermes在故障链路拓扑上密集分布的情况下识别非通信网络分区，使得被路由到物理上隔离的区域的分组由于在子网络边界处开始的不确定的链式阻塞而不会导致网络停滞。一个广泛的实验评估，包括利用流量工作负载收集的全系统芯片多处理器模拟，表明爱马仕提高网络吞吐量高达$3\times$相比，对国家的最先进的。此外，硬件综合结果证明了爱马仕的功效。
2020-06-19 cs.AR
Reduction in Packet Delay Through the use of Common Buffer over Distributed Buffer in the Routing Node of NOC Architecture
根据延迟对路由节点进行性能评估是输入模块中缓冲区高效设计的特点。它的目的是研究和量化的行为的单包阵列设计的多包阵列设计。当在每个输入端口中使用公共缓冲器而不是单独的缓冲器时，提高了分组缓冲器阵列的利用效率。首先建立了Poissons时延模型来描述分组时延的差异。排队模型可分为（M/M/1）、（32/FIFO）等。到达率被假定为泊松分布，平均到达率为10 x 1000000。假设服务速率呈指数分布，平均服务速率为10.05 x 1000000。据观察，公共缓冲区的延迟比其分布式缓冲区提高了46%。随后在MATLAB上仿真Simulink模型以计算分组延迟的改善。已经观察到，通过使用公共缓冲器，延迟改善了大约40%。一个verilog RTL的公共和共享缓冲区已准备好，后来综合使用设计师的SYNOPPARY。在分布式缓冲区中，数据包的到达可以延迟2或4个时钟周期，这导致延迟在公共缓冲区中分别提高17%或34%
2013-02-18 cs.AR
A Flexible LDPC code decoder with a Network on Chip as underlying interconnect architecture
LDPC（低密度奇偶检验）码是现代纠错码中功能最强大、应用最广泛的一种。这些码所需的迭代解码算法涉及高计算复杂性，并且通过分配足够数量的处理元件（PE）来实现高处理吞吐量。在并行解码器上支持多个异构LDPC码在用于此类PE的互连结构的设计中提出了严重的问题。这项工作的目的是探索基于片上网络（Network on Chip，NoC）的解码器的可行性，其中，在所支持的LDPC码方面获得了充分的灵活性，通过NoC来连接PE。基于NoC的LDPC解码器先前被认为是不可行的，因为与分组管理和路由相关联的成本开销。相反，所设计的片上网络采用了低复杂度的路由，这引入了一个非常有限的成本开销相对于专用于特定类别的代码的架构。此外，本文提出了一种有效的配置技术，它允许快速的对-飞不同的代码之间的切换。解码器的结构是可扩展的和VLSI综合结果的几个案例的研究，包括整套WiMAX LDPC码，WiFi码和DVB-S2标准。
2011-05-13 cs.AR
DyNoC: A Dynamic Infrastructure for Communication in Dynamically Reconfigurable Devices
提出了一种支持可重构器件上模块间实时通信的新方法。基于片上网络（NoC）的基础设施，我们开发了一个动态的通信基础设施，以及能够处理路由的NoC与动态放置的组件所造成的障碍的路由方法。我们证明了组件和引脚的不受限制的可达性，死锁的自由，我们最后显示了我们的方法的可行性，通过在现实生活中的例子应用。
2005-10-14 cs.AR
Breaking On-Chip Communication Anonymity using Flow Correlation Attacks
University of Florida（佛罗里达大学）
本文揭示现有NoC匿名路由仅提供包级匿名性，提出基于机器学习的流关联攻击（准确率最高99%），并设计一种轻量级匿名路由协议，通过出站流量隧道与混淆实现包级和流级匿名防御。
2025-05-06 cs.AR cs.CR cs.LG
Demystifying FPGA Hard NoC Performance
本文系统评估 Versal FPGA 中硬化 NoC 的性能与设计权衡，揭示其在多 SLR 场景的资源和时序收益，以及流量、布局和编译器导致的局限。
2025-03-13 cs.AR
Efficient deadlock avoidance for 2D mesh NoCs that use OQ or VOQ routers
本文提出一种用于基于 OQ 或 VOQ 的 2D mesh NoC 路由器的死锁避免算法，无需修改排队拓扑且逻辑开销极小，在保持无死锁的同时接近完全自适应算法的性能。
2024-02-19 cs.AR cs.DC
Reinforcement Learning based Interconnection Routing for Adaptive Traffic Optimization
Georgia Institute of Technology（佐治亚理工学院）；IBM Watson AI Foundation Group（IBM沃森人工智能基金会组）
应用机器学习技术设计和优化计算机体系结构是一个很有前途的研究方向。优化片上网络（NoC）的运行时性能需要一个持续的学习框架。在这项工作中，我们展示了应用强化学习（RL）优化NoC运行时性能的承诺。我们提出了三种基于RL的方法学习最优路由算法。实验结果表明，该算法可以成功地学习到一个接近最优的解决方案，在不同的环境状态。可复制代码：github.com/huckiyang/interconnect-routing-gym
2019-08-13 cs.AI cs.AR cs.LG
Secure Multi-Path Routing with All-or-Nothing Transform for Network-on-Chip Architectures
University of Florida（佛罗里达大学）
本文提出一种基于All-Or-Nothing变换的轻量级安全多路径路由方法，有效降低窃听攻击开销，提升NoC系统芯片的安全性。
2026-01-20 cs.AR cs.CR cs.NI
DeFT: A Deadlock-Free and Fault-Tolerant Routing Algorithm for 2.5D Chiplet Networks
通过插入器互连较小的芯片，2.5D集成提供了一种具有成本效益和高产量的解决方案，以实现大规模模块化系统。然而，尽管有无死锁的小芯片，底层网络也容易发生死锁，并且在用于将小芯片连接到中介层的垂直链路上容易发生不同的故障。不幸的是，为2D和3D片上网络提出的现有容错路由技术不能应用于小芯片网络。为了解决这些问题，本文提出了第一个无死锁和容错路由算法，称为DeFT，2.5D集成小芯片系统。DeFT改进了垂直链路选择中的冗余，以在考虑网络拥塞的同时容忍垂直链路中的故障。此外，DeFT可以容忍不同的垂直链路故障场景，同时考虑垂直链路利用率。与2.5D小芯片系统中最先进的路由算法相比，我们的模拟结果表明，DeFT将网络可达性提高了75%，故障率高达25%，并将多应用程序执行场景的网络延迟降低了40%，面积开销小于2%。
2021-12-16 cs.AR cs.ET
Evaluation of silicon consumption for a connectionless Network-on-Chip
我们提出了一个可预测的片上网络（NoC）的设计和评估，以互连处理单元运行可变比特率的多媒体应用程序。该设计基于无连接策略，其中来自不同通信流的微片在路由器之间的同一通信信道中交织。每个微片携带路由器用于执行相应输出通信信道的仲裁和调度的路由信息。分析比较表明，我们的方法保持平均延迟低于基于资源预留的网络，当这两个网络的工作负载超过80%。我们还评估了FPGA和ASIC技术上提出的NoC，以了解我们的方法在硅消耗方面的权衡。
2014-11-13 cs.AR
Sparse Hamming Graph: A Customizable Network-on-Chip Topology
针对多核芯片对可扩展片上网络的需求，提出一种基于四项设计原则、具备可调成本性能权衡的新型NoC拓扑——稀疏汉明图，并开发了利用近似布局规划与链路路由的高效定制工具链，在成本与性能上超越既有拓扑。
2023-06-28 cs.AR cs.DC cs.NI
Network-on-Chip with load balancing based on interleave of flits technique
本文介绍了一种片上网络（NoC），提供负载均衡的片上系统（SoC）专用于多媒体应用，需要高流量的可变比特率通信的评估。NoC是基于一种技术，该技术允许来自不同流的微片在同一通信信道中交织，并保持负载均衡，而无需网络中的集中控制。为此，网络中的所有微片接收额外的比特，使得每个微片携带路由信息。路由器使用该额外信息来执行仲裁并将微片调度到对应的输出端口。分析比较和实验数据表明，在网络中采用的方法保持平均延迟较低的可变比特率流比基于资源预留的网络时，两个网络都工作在80%以上的提供的负载。
2015-10-23 cs.AR
HyNoC: A Hybrid Circuit-Switch/Wormhole Network-on-Chip for Distributed VLIW Computing on FPGA
研究针对FPGA上基于VLIW处理器核心的分布式计算系统，提出HyNoC架构，结合电路交换路径建立与虫洞数据传输，采用源路由，介绍其设计原理等，通过Verilator协同仿真展示优势，RTL实现开源。
2026-07-07 cs.AR cs.DC
MultiNoC: A Multiprocessing System Enabled by a Network on Chip
MultiNoC系统实现了一个可编程的片上多处理平台，该平台建立在高效、低面积开销的片内互连方案之上。所采用的互连结构是片上网络或NoC。NoC正在成为对互连架构的日益增长的需求的可行替代方案，这是由于以下特征：（i）能源效率和可靠性;（ii）与传统总线架构相比，带宽的可扩展性;（iii）可重用性;（iv）分布式路由决策。外部主机计算机为MultiNoC提供应用程序指令和数据。在这个初始化过程之后，MultiNoC执行一些算法。在完成算法的执行之后，主机可以读回输出数据。可以执行方便地适用于MultiNoC结构的顺序或并行算法。提出这种设计的主要动机是能够调查当前趋势，以增加SoC中嵌入式处理器的数量，从而产生“处理器之海”系统的概念。
2007-10-25 cs.AR
Efficient On-Chip Multicast Routing based on Dynamic Partition Merging
片上网络（NoC）已经成为片上多处理器（CMP）和众核系统的主流通信基础设施。常用的并行应用程序和新兴的基于机器学习的应用程序涉及大量的集体通信模式。在CMP应用中，多播被广泛用于多线程程序和协议中，用于屏障/时钟同步和缓存一致性。多播路由对CMP系统的性能起着重要的作用。现有的基于划分的组播路由算法都采用静态的目的集划分策略，缺乏全局路径优化的观点。提出了一种基于动态分区合并的多播路由算法。该算法通过比较不同分区合并方案的路由代价，选择代价较低的合并分区，动态地将组播目标集划分为多个分区。仿真结果表明，该算法优于现有的基于路径的路由算法。在PARSEC基准负载测试中，与现有的多路径路由算法相比，该算法的平均分组延迟和功耗分别提高了23%和14%.
2021-08-01 cs.AR cs.DC cs.NI
Energy-Efficient Deflection-based On-chip Networks: Topology, Routing, Flow Control
随着核的数量扩展到数十个和数百个，在芯片多处理器（CMP）中的各种类型的片上网络上的路由器的能量消耗显著增加。这种能耗的主要来源来自片上网络（NoC）路由器内部的输入缓冲器，这些路由器传统上旨在最大限度地提高性能。为了减轻这种高能量成本，许多作品提出了无缓冲路由器的设计，利用偏转路由来解决端口争用。虽然这种方法能够在低网络流量下保持相对于其缓冲对应物的高性能，但是无缓冲路由器设计在高网络负载下遭受性能降级。为了在低和高网络负载下保持高性能和能效，本章讨论了传统无缓冲器设计的关键缺点，并介绍了最近的研究工作，重点是两个主要的修改，以提高传统的无缓冲器片上网络设计的整体性能。第一个修改是最小缓冲设计，在片上网络的关键部分内引入有限缓冲，以减少偏转的数量。第二个修改是分层无缓冲互连设计，旨在通过限制每个数据包在网络中需要传输的跳数来进一步提高性能。在这两种方法中，我们讨论了设计的权衡，并提供评估结果的基础上常见的CMP配置与各种网络拓扑结构，以显示每个建议的有效性。
2021-12-07 cs.AR cs.DC
