根据延迟对路由节点进行性能评估是输入模块中缓冲区高效设计的特点。它的目的是研究和量化的行为的单包阵列设计的多包阵列设计。当在每个输入端口中使用公共缓冲器而不是单独的缓冲器时，提高了分组缓冲器阵列的利用效率。首先建立了Poissons时延模型来描述分组时延的差异。排队模型可分为（M/M/1）、（32/FIFO）等。到达率被假定为泊松分布，平均到达率为10 x 1000000。假设服务速率呈指数分布，平均服务速率为10.05 x 1000000。据观察，公共缓冲区的延迟比其分布式缓冲区提高了46%。随后在MATLAB上仿真Simulink模型以计算分组延迟的改善。已经观察到，通过使用公共缓冲器，延迟改善了大约40%。一个verilog RTL的公共和共享缓冲区已准备好，后来综合使用设计师的SYNOPPARY。在分布式缓冲区中，数据包的到达可以延迟2或4个时钟周期，这导致延迟在公共缓冲区中分别提高17%或34%
英文摘要：
Performance evaluation of the routing node in terms of latency is the characteristics of an efficient design of Buffer in input module. It is intended to study and quantify the behavior of the single packet array design in relation to the multiple packet array design. The utilization efficiency of the packet buffer array improves when a common buffer is used instead of individual buffers in each input port. First Poissons Queuing model was prepared to manifest the differences in packet delays. The queuing model can be classified as (M/M/1), (32/FIFO). Arrival rate has been assumed to be Poisson distributed with a mean arrival rate of 10 x 1000000. The service rate is assumed to be exponentially distributed with a mean service rate of 10.05 x 1000000. It has been observed that latency in Common Buffer improved by 46 percent over its distributed buffer. A Simulink model later simulated on MATLAB to calculate the improvement in packet delay. It has been observed that the delay improved by approximately 40 percent through the use of a common buffer. A verilog RTL for both common and shared buffer has been prepared and later synthesized using Design Compiler of SYNOPSYS. In distributed buffer, arrival of data packet could be delayed by 2 or 4 clock cycles which lead to latency improvement either by 17 percent or 34 percent in a common buffer
Evaluation and Design Space Exploration of a Time-Division Multiplexed NoC on FPGA for Image Analysis Applications
本文的目的是提出一种适用于图像分析应用的现场可编程门阵列（FPGA）的胖树片上网络结构。传统的片上网络（Network on Chip，NoC）并不适合大数据量的低功耗应用。相反，点对点通信是根据算法要求设计的，但它们在资源和线路方面是昂贵的。我们提出了一个专用的通信架构的图像分析算法。这种通信机制是一种通用的NoC基础设施，专用于高速图像处理应用，混合了电路交换和分组交换通信。完整的架构集成了两个专用的通信架构和可重用的IP块。通信基于NoC概念，以支持大量数据和数据类型所需的高带宽。
A Flexible LDPC code decoder with a Network on Chip as underlying interconnect architecture
LDPC（低密度奇偶检验）码是现代纠错码中功能最强大、应用最广泛的一种。这些码所需的迭代解码算法涉及高计算复杂性，并且通过分配足够数量的处理元件（PE）来实现高处理吞吐量。在并行解码器上支持多个异构LDPC码在用于此类PE的互连结构的设计中提出了严重的问题。这项工作的目的是探索基于片上网络（Network on Chip，NoC）的解码器的可行性，其中，在所支持的LDPC码方面获得了充分的灵活性，通过NoC来连接PE。基于NoC的LDPC解码器先前被认为是不可行的，因为与分组管理和路由相关联的成本开销。相反，所设计的片上网络采用了低复杂度的路由，这引入了一个非常有限的成本开销相对于专用于特定类别的代码的架构。此外，本文提出了一种有效的配置技术，它允许快速的对-飞不同的代码之间的切换。解码器的结构是可扩展的和VLSI综合结果的几个案例的研究，包括整套WiMAX LDPC码，WiFi码和DVB-S2标准。
Fast and reconfigurable packet classification engine in FPGA-based firewall
在互联网上的数据通信中，安全性成为影响最大的方面之一。支持它的一种方法是在网络设备中对以太网数据包进行分类和过滤。数据包分类是路由器、防火墙和入侵检测系统等网络设备的基本任务。本文提出了一种快速可重构的分组分类引擎（PCE）的体系结构。该引擎用于基于FPGA的防火墙。我们的PCE检查多维字段的包头顺序基于树的算法。该算法简化了整个系统的规模，并导致一个更安全的系统。PCE与系统中的单周期处理器架构的适配一起工作。以太网数据包由PCE根据数据包报头的源IP地址、目的IP地址、源端口、目的端口和协议字段进行检查。这些是在检查内容之前知道它是危险的还是正常的数据包的基本字段。该体系结构采用树型算法，将防火墙规则重构为24位的子规则，并在检测过程中作为处理器指令读取。检查过程是每个时钟周期将一个子规则与报头的输入字段进行比较。所提出的PCE在Cyclone II EP2C70F896C6中显示了91 MHz的时钟频率，从输入到输出生成的平均吞吐量为13个时钟。使用基于树的算法简化了多维数据包检测，并给我们提供了可重构以及可扩展的系统。该结构具有快速、可靠、适应性强的特点，能够很好地发挥算法的优势。虽然PCE具有高频率和少量时钟，但防火墙的过滤速度还取决于其他组件，例如包FIFO缓冲器。需要快速可靠的FIFO缓冲器来支持PCE。该PCE还没有完成规则更新机制。在NIOS II平台上，利用FP…
