Trimma: Trimming Metadata Storage and Latency for Hybrid Memory Systems
针对混合内存系统中数据块重映射的元数据存储与查找开销，提出结合多级元数据结构与高效元数据缓存的Trimma设计，在HBM3和DDR5系统上实现平均1.33倍加速。
2024-08-26 cs.AR
Memos: Revisiting Hybrid Memory Management in Modern Operating System
混合DRAM/NVM体系结构的出现对操作系统中现有的存储管理机制提出了挑战。在本文中，我们介绍了备忘录，它可以调度整个存储层次结构，包括高速缓存，通道，主存储器包括DRAM和NVM的同时存储资源。在我们新设计的内核级监控模块和页面迁移引擎的支持下，memos可以根据在线存储模式、当前资源利用率和存储介质的特性，动态地优化数据在存储层次结构上的放置。我们的实验结果表明，备忘录可以实现高的内存利用率，对系统吞吐量的19.1%和服务质量的23.6%的平均贡献。此外，memo可以将NVM侧存储器延迟降低3~ 83.3%，能耗降低25.1~ 99%，并显著提高NVM寿命（平均提高40倍）。
2017-03-22 cs.AR cs.OS
Memory-Centric Computing
以内存为中心的计算通过在数据生成和存储处启用计算能力，从根本上减少数据移动与访问延迟，提升系统性能和能效，主要分为使用内存处理和近内存处理两大类架构。
2023-09-13 cs.AR cs.DC cs.ET
Analysis of Interference between RDMA and Local Access on Hybrid Memory System
我们可以使用由DRAM和Intel Optane DC Persistent Memory组成的混合存储器系统（本文称之为DCPM），因为DCPM自2019年4月起已上市。即使DCPM的延迟比DRAM高几倍，DCPM的容量也比DRAM高几倍，并且DCPM的成本也比DRAM低几倍。此外，DCPM是非挥发性的。具有这种混合内存系统的服务器可以提高内存数据库系统和虚拟机（VM）系统的性能，因为这些系统通常消耗大量内存。此外，可以通过经由远程直接存储器访问（RDMA）访问DCPM来实现高速共享存储系统。我假设一些DCPM经常被分配为其他远程服务器之间的共享区域，因为在具有混合内存系统的服务器上执行的应用程序通常不能使用DCPM的全部容量。本文评估本地内存访问和远程服务器的RDMA之间的干扰。因此，我指出，这种混合存储器系统上的干扰是显着不同的，从传统的DRAM存储器系统。我还认为，当这种干扰发生时，需要某种节流实现。
2020-08-28 cs.AR cs.OS cs.PF
A Microprocessor implemented in 65nm CMOS with Configurable and Bit-scalable Accelerator for Programmable In-memory Computing
Princeton University（普林斯顿大学）
本文介绍了一种可编程的内存计算处理器，在65纳米CMOS工艺证明。对于以数据为中心的工作负载，例如深度神经网络，在使用当今的计算架构实现时，数据移动通常占主导地位。这激发了空间架构的发展，其中数据存储和计算硬件的布置是分布式的，并与计算数据流显式对齐，最明显的是对于矩阵向量乘法。存内计算是一种空间架构，其中处理元件对应于密集位单元，提供本地存储和计算，通常采用模拟操作。虽然这提高了高能效和高吞吐量的潜力，但模拟操作的鲁棒性、规模和可编程性受到极大限制。本文介绍了一个590 kb的内存计算加速器集成在一个可编程处理器架构，利用最近的方法，电荷域存内计算。该架构采用与嵌入式CPU紧密耦合的方法，通过加速器接口实现标准处理器内存空间的集成。此外，近存储器计算数据路径通过位并行/位串行（BP/BS）方案既能够在本地实现各种计算，以解决跨应用所需的操作，又能够实现矩阵/输入向量元素的位精度可扩展性。芯片测量显示，在VDD为1.2/0.85V时，能量效率为152/297 1b-TOPS/W，吞吐量为4.7/1.9 1b-TOPS（与矩阵/输入向量元素精度线性缩放）。具有1-b/4-b权重和激活的CIFAR-10分类的神经网络演示在176/23 fps下消耗5.3/105.2 $μ$ J/图像，其准确度在数字/软件实现的水平（89.3/92.4 $\%$准确度）。
2018-11-09 cs.AI cs.AR cs.CV
A 915-1220 TOPS/W Hybrid In-Memory Computing based Image Restoration and Region Proposal Integrated Circuit for Neuromorphic Vision Sensors in 65nm CMOS
在这项工作中，我们提出了一个混合存储器位单元并置SRAM和DRAM（CRAM）的存内计算（IMC）的基础上的图像复原（IR）和区域建议（RP）的11个晶体管组成。提出了一种鲁棒的RP更新算法来提高算法的性能。该工作证明了基于IMC的全局并行扩散和列/行投影，以实现最大能量效率为1220 TOPS/W的图像复原和915 TOPS/W时，结合区域建议。
2022-03-09 cs.AR eess.IV eess.SP
Architectures for High Performance Computing and Data Systems using Byte-Addressable Persistent Memory
非易失性、字节可寻址、性能接近主存的内存技术有望在不久的将来彻底改变计算系统。这种内存技术提供了极大的内存区域（即每个服务器> 3 TB），非常高性能的I/O以及存储和共享应用程序和工作流数据的新方法的潜力。本文概述了一种架构，该架构旨在利用高性能计算和高性能数据分析系统的内存，以及应用程序如何从这些硬件中受益的描述。
2018-05-25 cs.AR cs.DC
Exploiting Inter- and Intra-Memory Asymmetries for Data Mapping in Hybrid Tiered-Memories
现代计算系统正在采用由DRAM和非易失性存储器（NVM）组成的混合存储器，以组合两种存储器技术的最佳特性，从而实现低延迟、高可靠性和高密度。DRAM-NVM混合存储器的一个突出特征是其NVM访问延迟比DRAM访问延迟高得多。我们称之为记忆间不对称。我们观察到，寄生组件上的一个长的DRAM和NVM中的高延迟的主要来源，并在NVM中，这影响其可靠性的高电压操作的一个重要因素。我们提出了一个架构的变化，在DRAM和NVM中的每个长存储器被分成两个部分的隔离晶体管。一个段可以以比另一个段更低的延迟和工作电压被访问。通过引入层，我们使每个存储器类型内的非均匀访问（我们称之为内存内不对称），导致性能和可靠性的DRAM-NVM混合存储器的权衡。我们以三种方式扩展现有的NVM-DRAM操作系统。首先，我们利用内存间和内存内的不对称性来分配和迁移DRAM和NVM层之间的内存页面。其次，我们通过预测程序中新引用的内存页面的访问强度并在初始分配期间将其放置到匹配层来改进操作系统的页面分配决策。这最大限度地减少了程序执行期间的页面迁移，降低了性能开销。第三，我们提出了一个解决方案，在同一内存的层之间迁移页面，而不通过内存通道传输数据，最大限度地减少通道占用，提高性能。我们的整体方法，我们称之为MNEME，启用和利用DRAM-NVM混合分层存储器中的不对称性，提高了单核和多编程工作负载的性能和可靠性。
2020-05-10 cs.AR cs.OS
HMTT: A Hybrid Hardware/Software Tracing System for Bridging Memory Trace's Semantic Gap
内存跟踪分析是体系结构研究的重要技术，系统软件（即，操作系统、编译器）优化和应用程序性能改进。硬件监听是一种有效的内存跟踪方法。与基于软件的方法相比，基于硬件的方法所收集的内存轨迹通常缺少进程/函数/循环标识符、虚拟地址和I/O访问等语义信息。在本文中，我们提出了一种混合的硬件/软件机制，它能够收集内存引用跟踪以及语义信息。在此基础上，设计并实现了一个原型系统HMTT（Hybrid Memory Trace Tool），该系统采用DIMMsnooping机制监听内存总线，采用软件控制的跟踪机制将语义信息注入到正常的内存跟踪中。据我们所知，HMTT系统是第一个能够将内存跟踪与高级事件相关联的硬件跟踪系统。全面的验证和评估表明，HMTT系统具有两个硬件（例如，没有失真或污染）和软件的优点（例如，灵活性和更多信息）。
2011-06-13 cs.AR cs.PF
A Memory Controller with Row Buffer Locality Awareness for Hybrid Memory Systems
非易失性存储器（NVM）是一类有前途的可扩展存储器技术，可以在相同的成本点上提供比DRAM更高的容量。遗憾的是，NVM的访问延迟和能量通常高于DRAM，而NVM的耐久性较低。许多DRAM-NVM混合存储器系统使用DRAM作为NVM的高速缓存，以实现DRAM的低访问延迟、低能量和高耐久性，同时利用NVM的大容量。混合存储器系统的一个关键问题是在DRAM中缓存什么数据，以最好地利用每种技术的优点，同时尽可能避免每种技术的缺点。我们提出了一种新的存储器控制器的设计，提高混合存储器的性能和能源效率。我们观察到DRAM和NVM组都采用行缓冲器，行缓冲器充当最近访问的存储器行的高速缓存。作为行缓冲器命中的访问在DRAM和NVM两者中引起类似的延迟（和能量消耗），而作为行缓冲器未命中的访问在NVM中比在DRAM中引起更长的延迟（和更高的能量消耗）。为了利用这一点，我们设计了一个策略，高速缓存频繁地在NVM行缓冲区到DRAM中的未命中的重复使用的数据。我们的策略跟踪NVM中最近使用的行的行缓冲器未命中计数，并在DRAM中缓存预测将引起频繁的行缓冲器未命中的行。我们提出的政策还考虑到高写延迟的NVM，除了行缓冲区的地方，更有可能的地方写密集的页面在DRAM中，而不是NVM。
2018-04-30 cs.AR
FPIA: Field-Programmable Ising Arrays with In-Memory Computing
针对二次伊辛机存内计算实现资源利用率低的问题，受岛式FPGA启发提出FPIA存内计算架构，结合开源工具优化映射与布线，实现最高60倍面积提升与更快运算，并探讨算法-电路协同设计方向。
2024-01-29 cs.AR cs.ET
Antiferromagnetic Tunnel Junctions (AFMTJs) for In-Memory Computing: Modeling and Case Study
Department of Electrical and Computer Engineering The University of Arizona, USA（亚利桑那大学电气与计算机工程系）
AFMTJs通过多子晶格LLG动力学与电路建模结合，实现内存计算中的低功耗高效运算，显著优于传统MTJ方案。
2026-02-09 cs.AR cs.ET
An Analytical Model for Performance and Lifetime Estimation of Hybrid DRAM-NVM Main Memories
NVM具有有前途的优点（例如，更低的空闲功率、更高的密度）。然而，NVM也有缺点（例如，有限的耐力）。因此，系统架构师正在研究混合DRAM-NVM主存储器，以实现NVM的优点，同时尽可能避免缺点。不幸的是，由于存在非常不同类型的NVM及其快速变化的特性，混合存储器设计空间非常大且复杂。因此，基于混合存储器的计算平台的性能和寿命的优化以及使用传统仿真方法对其进行的实验评估可能非常耗时，有时甚至不切实际。因此，有必要开发一种快速灵活的分析模型来估计混合存储器在各种工作负载下的性能和寿命。本文提出了一种基于马尔可夫决策过程的混合存储器分析模型。所提出的模型估计的命中率和寿命为各种配置的DRAM-NVM混合主存储器。我们的模型还提供了准确的估计的数据迁移策略的混合内存命中率的影响，在混合内存的性能和寿命的最重要的因素之一。这样的分析模型可以帮助设计者调整混合存储器配置以改善性能和/或寿命。我们提出了几个优化，使我们的模型更有效，同时保持其准确性。我们的实验评估表明，所提出的模型（a）准确地预测的混合存储器命中率的平均误差为4.61%的商品服务器上，（b）准确地估计的NVM寿命的平均误差为2.93%，（c）是平均4倍的速度比传统的最先进的混合存储器的仿真平台。
2019-03-24 cs.AR
Domino: A Tailored Network-on-Chip Architecture to Enable Highly Localized Inter- and Intra-Memory DNN Computing
快速增长的深度神经网络（DNN）的计算复杂度不断增加，这要求新的计算范例来克服传统冯·诺依曼计算架构中的存储器墙。内存计算（Computing-In-Memory，CIM）体系结构是加速神经网络计算的一种有效方法。然而，在常规设计中，CIM阵列之间的数据移动可能仍然主导总功耗。本文提出了一种灵活的CIM处理器架构Domino，使流计算和本地数据访问，以显着减少数据移动的能量。同时，Domino在片上网络（NoC）中采用定制的分布式指令调度来实现存储器间的计算和映射灵活性。对主流CNN模型的评估表明，Domino在几种最先进的CIM加速器上实现了1.15到9.49 $\times$的能效，并将吞吐量提高了1.57到12.96 $\times$。
2021-07-18 cs.AR
Memory-Centric Computing: Solving Computing's Memory Problem
针对计算系统中内存带来的能耗、性能等瓶颈，本文提出转向以内存为中心的范式，通过内存自主管理、内存内计算解决扩展难题并提升能效，同时给出演进式落地路径。
2025-09-04 cs.AR cs.DC
Supporting Superpages and Lightweight Page Migration in Hybrid Memory Systems
超页长期以来一直被用于减轻大型内存系统中的地址转换开销。然而，超页通常排除轻量页迁移，轻量页迁移对于由DRAM和非易失性存储器（NVM）组成的混合存储器系统中的性能和能量效率至关重要。在本文中，我们提出了一种名为\textit{Rainbow}的新型存储管理机制，以弥合超级页面和轻量级页面迁移之间的根本冲突。\textit{Rainbow}以超页粒度管理NVM，并使用DRAM来高速缓存每个超页中的频繁访问（热）小页。相应地，\textit{Rainbow}利用拆分的TLB来支持不同的页面大小。通过引入有效的热页识别机制和新颖的NVM到DRAM地址重映射机制，\textit{Rainbow}支持轻量级页迁移，同时不分裂超页。实验结果表明，与不支持超页的最新内存迁移策略相比，Rainbow可以将应用程序的TLB未命中率降低99.8%，并将应用程序性能（IPC）提高2.9倍（平均43.0%）。
2018-06-03 cs.AR
Optimizing Placement of Heap Memory Objects in Energy-Constrained Hybrid Memory Systems
主存储器（DRAM）显著影响整个服务器系统的功率和能量利用。非易失性存储器（NVM）装置（例如相变存储器和自旋转移力矩RAM）是主存储器的合适候选者以减少能量消耗。但与DRAM不同的是，NVM访问延迟比DRAM高，NVM写入比DRAM写入操作对能量更敏感。因此，已经提出了采用DRAM和NVM的混合主存储器系统（HMMS），以减少主存储器的总体能量消耗，同时优化NVM的性能。本文提出了eMap，一个最佳的堆内存对象放置规划器在HMMS。eMap考虑了应用程序级的对象级访问模式和能耗，并为每个对象提供理想的放置策略，以提高性能和能源利用率。eMap配备了两个模块，eMPlan和eMDyn。具体而言，eMPlan是一个静态布局规划器，它为内存对象提供一次布局策略，以满足能量预算，而eMDyn是一个运行时布局规划器，考虑在运行时期间能量限制约束的变化，并通过考虑访问模式以及在能量和性能方面的迁移成本来洗牌内存对象。评估表明，我们提出的解决方案满足能量限制约束和性能。我们比较我们的方法与最先进的内存对象分类和分配（MOCA）框架。我们的广泛评估表明，我们提出的解决方案，eMPlan符合能源约束，成本降低4.17倍，并在相同的性能下减少能源消耗高达14%。eMDyn还满足性能和能量要求，同时考虑时间和能量方面的迁移成本。
2020-06-23 cs.AR cs.ET cs.OS
Practical application-specific advantage through hybrid quantum computing
量子计算有望解决传统计算机无法解决的技术和工业问题。然而，今天的量子计算机仍然具有有限的可证明的功能，并且预计需要扩展到数百万个量子位才能实现这一吹捧的承诺。实现实际量子优势目标的可行途径是实现量子计算机和经典计算机的融合的混合操作模式。在这里，我们提出了一种基于以内存为中心的异构多处理架构的混合量子云，并将其集成到高性能计算数据中心级环境中。我们证明，利用量子云，我们的混合量子算法，包括量子编码（QuEnc），混合量子神经网络和张量网络，使优化，机器学习和仿真领域的优势。我们显示的优势，混合算法相比，标准的经典算法的计算速度和质量的解决方案。混合量子硬件和软件的进步使得量子计算在今天的实践中非常有用。
2022-05-10 cs.AR cs.SE quant-ph
GEM3D CIM General Purpose Matrix Computation Using 3D Integrated SRAM eDRAM Hybrid Compute In Memory on Memory Architecture
University of Wisconsin Madison（威斯康星大学麦迪逊分校）
本文提出一种基于3D集成SRAM-eDRAM混合计算存内架构的GEM3D CIM，实现通用矩阵运算的高效计算，兼顾延迟、能效和计算密度，拓展了存内计算的应用范围。
2026-04-15 cs.AR
A 75kb SRAM in 65nm CMOS for In-Memory Computing Based Neuromorphic Image Denoising
提出了一种用于图像去噪的内存计算（IMC）结构。所提出的基于SRAM的内存处理框架与神经形态视觉传感器生成的二进制图像上的近似计算协同工作。在台积电65纳米工艺实现，所提出的架构，使约2000倍的能源节省（约222倍，从IMC）相比，数字实现时，测试与视频记录从DAVIS传感器，并实现峰值吞吐量为1.25-1.66帧/us。
2020-03-23 cs.AR eess.IV eess.SP
In-memory multiplication engine with SOT-MRAM based stochastic computing
内存处理（PIM）被证明是一个很有前途的解决方案，以突破内存墙和电源墙。虽然现有的PIM设计在存储器中本地产生逐位布尔逻辑运算的成功实现，但是难以以快速且有效的方式完成乘法（MUL）指令。在本文中，我们提出了一个新的随机计算（SC）设计，执行MUL与内存操作。代替使用随机数发生器（SNG），我们利用磁性随机存取存储器（MRAM）的存储器写入行为中固有的随机性。每个存储器位用作SC引擎，以写入电压脉冲的形式对操作数执行MUL，并原位存储MUL结果。与会话式SC方法相比，所提出的设计提供了高达4倍的性能改进，并且实现了18倍的加速比，而不是仅使用存储器中的按位布尔逻辑运算来实现MUL。
2018-09-22 cs.AR
IMCRYPTO: An In-Memory Computing Fabric for AES Encryption and Decryption
本文提出了一种用于加速AES加密和解密的存内计算（IMC）结构IMMPTO。IMPLENTPTO采用统一的结构在单个硬件架构中实现加密和解密，并结合了（Inv）Substance和（Inv）MixColumns步骤。由于这种步骤组合，以及由多个随机存取存储器（RAM）和随机存取/内容可寻址存储器（RA/CAM）阵列单元实现的高并行性，IMPLEPTO在不牺牲面积和功耗的情况下实现了高吞吐量加密和解密。此外，由于集成了RISC-V内核，IMPERIPTO提供了可编程性和灵活性。与之前用于AES-128加密的ASIC/IMC架构相比，IMPLEPTO将单位面积的吞吐量提高了最小（最大）3.3倍（223.1倍）。预测显示，新兴技术带来的额外效益高达IMPLEPTO面积延迟功率产品的5.3倍。
2021-12-04 cs.AR cs.CR cs.ET
Harnessing the Full Potential of RRAMs through Scalable and Distributed In-Memory Computing with Integrated Error Correction
针对RRAM存内计算器件非理想性与可扩展性瓶颈，提出全栈分布式框架MELISO+，通过两级纠错和分布式计算支持超65000维矩阵运算，显著降低误差并提升能效与延迟表现。
2025-08-26 cs.AR cs.DC cs.ET
Benchmarking and modeling of analog and digital SRAM in-memory computing architectures
本文通过综述现有架构、建立能量与吞吐量成本模型并在多种存内计算架构上调度工作负载，对模拟与数字SRAM存内计算进行公平基准评测，为工作负载-硬件协同设计提供指导。
2023-05-25 cs.AR eess.IV eess.SP
Parallel in-memory wireless computing
提出利用忆阻器交叉阵列融合存内计算与无线通信的并行方案，实现480比特零误码传输，功耗较传统方案降低两个数量级，并可拓展至声学和光学通信。
2023-09-30 cs.AR cs.ET cs.SY
Bit Parallel 6T SRAM In-memory Computing with Reconfigurable Bit-Precision
提出了一种基于6 T SRAM单元的位并行存内计算（IMC）结构，以支持多种位精度可重构的计算。在所提出的技术中，位线计算是由BL升压电路，这可以减少BL计算延迟的短WL执行。通过在每个近存储器电路之间执行进位传播，还通过具有低延迟的迭代操作来实现位并行复杂计算。此外，还支持基于进位传播大小的可重配置位精度。我们的128 KB在/近存储器计算架构已实现使用28 nm CMOS工艺，它可以实现2.25GHz的时钟频率在1.0V的5.2%的面积开销。该结构的并行加法和乘法运算分别达到0.68、8.09 TOPS/W。此外，所提出的工作还支持宽范围的电源电压，从0.6V到1.1V。
2020-08-03 cs.AR
Analysing digital in-memory computing for advanced finFET node
数字存内计算提高了数据密集型过程的能量效率和吞吐量，这会引起存储器颠簸，并导致冯诺依曼架构中的多个相同的存储器访问。数字存内计算涉及同时访问多个SRAM单元，这可能导致在不严格定时时发生位翻转。因此，我们讨论了在SRAM计算期间位线的瞬态电压特性。为了提高封装密度并避免MOSFET缩小尺寸问题，我们使用了7 nm预测PDK，该PDK使用finFET节点。finFET工艺具有分立鳍和较低的电压供应，这使得存储器内计算SRAM的设计变得困难。在本文中，我们设计了一个6 T SRAM单元在7纳米finFET节点，并比较其SNM与UMC 28纳米节点实现。此外，我们还设计和仿真了SRAM的其余外设，以及高级finFET节点的内存计算。
2021-08-10 cs.AR cs.SY eess.SY
ADRA: Extending Digital Computing-in-Memory with Asymmetric Dual-Row-Activation
内存计算（CiM）已经成为一种有吸引力的技术，以减轻冯诺依曼瓶颈。当前用于存储器内操作数的数字CiM方法基于用于计算逐位布尔函数和算术函数（诸如加法）的多位断言。然而，由于输入矢量到可编程电压的多对一映射，这些技术中的大多数仅限于可交换函数的CiM，而忽略了一类重要的计算，例如减法。在本文中，我们提出了一种CiM方法，它解决了映射问题，通过一个不对称的双偏置方案，使（a）同时单周期存储器读取和CiM的原始布尔函数（b）计算的任何布尔函数和（c）CiM的非交换功能，如减法和比较。虽然所提出的技术是技术不可知的，我们展示了它的效用铁电晶体管（FeFET）为基础的非易失性存储器。与标准的近存储器方法（每个操作需要两次完整的存储器访问）相比，我们证明了我们的方法可以仅使用一次存储器访问来实现满量程的双操作数数字CiM，从而导致能量延迟积（EDP）降低23.2% - 72.6%。
2022-01-22 cs.AR
FPGA-based Hyrbid Memory Emulation System
针对混合内存系统设计探索中仿真速度慢的问题，提出基于FPGA的仿真平台，利用硬IP ARM处理器加速，相比Gem5实现9280倍仿真加速。
2020-11-09 cs.AR
An 8-bit In Resistive Memory Computing Core with Regulated Passive Neuron and Bit Line Weight Mapping
人工智能（AI）和物联网（IoT）的快速发展增加了对低功耗和相对高处理速度设备的边缘计算的需求。基于电阻式非易失性存储器（NVM）的内存计算（CIM）方案在降低人工智能计算功耗方面显示出巨大的潜力。然而，非易失性存储器的设备不一致性可能显著地降低神经网络的性能。在本文中，我们提出了一个低功耗的电阻式RAM（RRAM）的CIM核，不仅实现了高的计算效率，但也大大提高了鲁棒性的位线调节器和位线权重映射算法。仿真结果表明，我们提出的8位CIM核的功耗仅为3.61mW（256*256）。CIM核心的SFDR和SNDR分别达到59.13 dB和46.13 dB。在ImageNet Large Scale Visual Recognition Competition 2012（ILSVRC 2012）中，AlexNet和VGG16在8位模式下的前1位准确率分别提高了2.46%和3.47%。
2020-08-26 cs.AR
A Hybrid-Domain Floating-Point Compute-in-Memory Architecture for Efficient Acceleration of High-Precision Deep Neural Networks
针对当前浮点存内计算（CIM）实现依赖数字方法导致功耗高的问题，本文提出混合域CIM架构，在同一存储单元集成模拟与数字CIM，通过面积高效电路和能效模数转换技术，实现高精度DNNs的高效加速。
2025-02-11 cs.AR
HAPPY: Hybrid Address-based Page Policy in DRAMs
存储器控制器已经使用静态页面关闭策略来决定在已经访问了行之后，行是应该保持打开（打开页面策略）还是应该立即关闭（关闭页面策略）。对特定访问的适当选择可以减少平均内存延迟。但是，由于应用程序访问模式在运行时间发生变化，因此静态页面策略不能保证提供最佳执行时间。混合页面策略已经被研究作为覆盖这些动态场景的一种手段，现在已经在最先进的处理器中实现。混合页面策略通过监视行命中/冲突的访问模式并预测未来的行为，在应用程序运行时在打开页面和关闭页面策略之间切换。不幸的是，随着DRAM存储器的大小增加，对存储器访问模式的细粒度跟踪和分析不再实用。我们提出了一个紧凑的存储器地址为基础的编码技术，可以提高或保持DRAM页关闭预测器的性能，同时减少硬件开销相比，国家的最先进的技术。作为案例研究，我们将我们的技术HAPPY与最先进的监视器、英特尔至强X5650采用的英特尔自适应打开页面策略预测器以及传统的混合页面策略相集成。我们评估他们在70内存密集型的工作负载混合组成的单线程和多线程应用程序。实验结果表明，使用应用于英特尔自适应页面关闭策略的HAPPY编码，对于评估的64 GB内存，可以将硬件开销减少5倍（对于512 GB内存，最多可减少40倍），同时保持预测精度。
2015-09-12 cs.AR
iMARS: An In-Memory-Computing Architecture for Recommendation Systems
推荐系统（RecSys）通过基于历史数据预测用户的偏好来向用户推荐项目。典型的RecSys处理大型嵌入表和许多嵌入表相关操作。传统计算机体系结构的内存大小和带宽限制了RecSys的性能。这项工作提出了一种存内计算（IMC）架构（iMARS），用于加速基于深度神经网络的RecSys的过滤和排名阶段。iMARS利用在基于铁电FET的IMC结构内实现的IMC友好嵌入表。电路级和系统级评估表明，与MovieLens数据集的GPU对应物相比，\fw实现了16.8倍（713倍）的端到端延迟（能量）改进。
2022-02-18 cs.AR
Memory Wall is not gone: A Critical Outlook on Memory Architecture in Digital Neuromorphic Computing
University of Twente（特温特大学）
本文批判性分析了数字神经形态处理器中内存墙问题，指出芯片内内存系统已成为面积和能耗的主要消耗者，需重新评估内存组织以提升边缘和嵌入式应用的竞争力。
2026-04-09 cs.AR cs.NE
NMPO: Near-Memory Computing Profiling and Offloading
现实世界的应用程序现在正在处理大数据集，通常会受到计算单元和主内存之间的数据移动的影响。近内存计算（NMC），一个现代的以数据为中心的计算范式，可以缓解这些瓶颈，从而提高应用程序的性能。NMC系统可用性的缺乏使得仿真器成为性能评估的主要评估工具。然而，仿真器通常是耗时的，并且可以减少这种开销的方法将加速NMC系统的早期设计过程。这项工作提出了近记忆计算分析和卸载（NMPO），一个高层次的框架，能够预测NMC卸载适用性采用集成机器学习模型。NMPO预测NMC适用性的准确度为85.6%，与以前的作品相比，可以减少预测时间，通过使用硬件依赖的应用程序功能高达3个数量级。
2021-06-29 cs.AR cs.PF
Hybrid Crossbar Architecture for a Memristor Based Memory
本文介绍了一种新的忆阻器交叉开关架构，提出了用于高密度高速缓存设计。这种设计比简单的忆阻器交叉开关具有不到10%的写入能量消耗。此外，它的位密度高达STT-MRAM系统的4倍，高达SRAM架构的11倍。所提出的架构进行了分析，使用详细的SPICE分析，占忆阻器结构中的导线的电阻。此外，在这项工作中使用的忆阻器模型已匹配到特定的设备表征数据，以提供准确的结果，在能量，面积和时序。
2013-04-09 cs.AR
HyCA: A Hybrid Computing Architecture for Fault Tolerant Deep Learning
典型的深度学习加速器（DLA）的常规二维计算阵列上的硬件故障可能导致预测准确性大幅下降。现有的冗余设计方法通常具有每个同构冗余处理元件（PE），以减轻2-D计算阵列的有限区域而不是整个计算阵列的故障PE，以避免过多的硬件开销。然而，当任何区域中的故障PE的数量超过同一区域中的冗余PE的数量时，它们无法恢复计算阵列。当故障注入率增加且故障分布不均匀时，失配问题恶化。为了解决这个问题，我们提出了一个混合计算架构（HyCA）的容错的DLAs。它有一组点产生处理单元（DPPU），用于重新计算映射到故障PE的所有操作，而不管故障PE的位置。根据我们的实验，HyCA显示出显着更高的可靠性，可扩展性和性能，更少的芯片面积的惩罚相比，传统的冗余方法。此外，通过利用灵活的重新计算，HyCA也可以用来扫描整个二维计算阵列，并在运行时有效地检测故障PE。
2021-10-27 cs.AR
Near-Memory Computing: Past, Present, and Future
由于数据重用有限，将数据移动到CPU进行计算的传统方法已成为新兴横向扩展数据密集型应用程序的显著性能瓶颈。与此同时，3D集成技术的进步使近十年来将计算单元耦合到内存的概念-称为近内存计算（NMC）-变得更加可行。在数据的“主页”进行处理可以显著减少数据密集型应用程序的数据移动问题。在本文中，我们调查了现有技术的NMC在各个方面（架构，应用程序，工具等）。并确定未来研究方向的关键挑战和开放问题。我们还提供了我们的方法，近内存计算，其中包括i）NMC特定的微架构独立的应用程序特性，ii）编译器框架卸载我们的目标NMC平台上的NMC内核和iii）分析模型，以评估NMC的潜力。
2019-08-07 cs.AR cs.DC cs.PF
