Endurance-Aware Mapping of Spiking Neural Networks to Neuromorphic Hardware
类脑计算系统采用忆阻器来实现高密度和低功率突触存储，作为硬件中的交叉阵列。这些系统在执行脉冲神经网络（SNN）时是能量高效的。我们观察到忆阻交叉开关中的长位线和字线是产生电流不对称的寄生电压降的主要来源。通过电路模拟，我们显示了显着的耐力变化，结果从这种不对称性。因此，如果临界忆阻器（具有较低耐久性的忆阻器）被过度利用，则它们可能导致交叉杆的寿命减少。我们提出了eSpine，这是一种新的技术，通过在映射机器学习工作负载时将每个交叉杆内的耐久性变化结合起来来提高寿命，确保具有较高激活的突触始终在具有较高耐久性的忆阻器上实现，反之亦然。eSpine分为两个步骤。首先，它使用Kernighan-Lin Graph Partitioning算法将工作负载划分为神经元和突触的集群，其中每个集群可以适合交叉开关。其次，它使用粒子群优化（PSO）的实例来将集群映射到瓦片，其中通过分析它们在工作负载内的激活来执行集群的突触到交叉杆的忆阻器的放置。我们评估eSpine的最先进的神经形态硬件模型与相变存储器（PCM）为基础的忆阻器。使用10个SNN工作负载，我们证明了有效寿命的显着改善。
2021-03-09 cs.AR cs.ET cs.NE
CrossStack: A 3-D Reconfigurable RRAM Crossbar Inference Engine
随着我们转向GPU和ASIC之外的大规模并行处理，深度神经网络推理加速器的重要性正在迅速增长。前馈推理中的主要操作是乘法和乘法过程，其中交叉开关中的每一列生成单个神经元的电流响应。结果，忆阻器交叉杆阵列非常有效地并行化推理和图像处理任务。在这个简短的，我们提出了一个3-D主动忆阻器交叉阵列'CrossStack'，它采用堆叠对的Al/TiO 2/TiO 2-x/Al器件与公共的中间电极。通过设计在阵列布局中使用的CMOS-忆阻器混合单元，CrossStack可以作为可重构推理引擎在两种用户可配置模式之一下操作：1）扩展模式和2）深网模式。在扩展模式下，通过增加给定芯片面积的输入数量，网络的分辨率增加了一倍，IR压降降低了22%。在深网模式下，通过同时使用一个TiO 2/TiO 2-x层用于读取过程，另一个用于写入过程，每10位卷积的推理速度提高了29\%。我们实验验证我们的$10\times10\times2$阵列上的两种模式。
2021-02-07 cs.AR eess.IV eess.SP
Efficient Reprogramming of Memristive Crossbars for DNNs: Weight Sorting and Bit Stucking
Harvard University（哈佛大学）
本文提出通过权重排序和位卡滞技术减少忆阻交叉阵列重编程次数，在ImageNet-1K上实现ResNet-50和ViT-Base分别3.7倍和21倍的重编程减少，且精度损失在1%以内。
2024-10-29 cs.AI cs.AR cs.ET
A Time- and Energy-Efficient CNN with Dense Connections on Memristor-Based Chips
本文针对RRAM存内计算中轻量级CNN交叉开关利用率低的问题，提出在每个阶段将前端层特征图拼接作为末层输入的方案，在CIFAR和ImageNet上以更低时延和能耗取得与ResNet、DenseNet相当的精度。
2025-08-17 cs.AR
2T1R Regulated Memristor Conductance Control Array Architecture for Neuromorphic Computing using 28nm CMOS Technology
针对1T1R忆阻器阵列的导线电阻引发的读写干扰等问题，提出28nm工艺下的2T1R调控型电导控制架构，通过双端接地阻漏、调控电流/电压控电导，优化神经形态计算的存内计算能效。
2025-05-19 cs.AR cs.ET cs.SY
Leveraging Recurrent Patterns in Graph Accelerators
Concordia University（康科迪亚大学）
本文提出一种图处理方法，通过识别频繁子图模式并分配给图引擎，减少memristor写操作，提升效率与能效。
2025-12-01 cs.AR
Efficient Error-Correcting-Code Mechanism for High-Throughput Memristive Processing-in-Memory
计算和内存之间低效的数据传输激发了新兴的内存处理（PIM）技术。许多PIM解决方案使用纵横阵列结构中的忆阻器实现存储和处理，其中诸如忆阻器辅助逻辑（MAGIC）的技术用于计算。这种方法以最小的数据移动提供了高度可扩展的逻辑计算。然而，忆阻器易受软错误的影响，并且标准纠错码（ECC）技术难以在不将数据移动到存储器外部的情况下实现。我们提出了一种新的技术，有效的ECC实现沿对角线，以支持可靠的计算内的内存，而无需显式读取数据。我们的评估表明，超过8个数量级的可靠性（平均故障时间）的提高约26%的计算延迟的增加。
2021-05-10 cs.AR
PUMA: A Programmable Ultra-efficient Memristor-based Accelerator for Machine Learning Inference
忆阻器交叉开关是能够执行模拟矩阵向量乘法的电路，克服了数字逻辑的基本能量效率限制。它们已被证明是有效的专用加速器有限的一组神经网络应用。我们提出了基于可编程超高效忆阻器的加速器（Programmable Ultra-efficient Memristor-based Accelerator，简称MERA），它通过通用执行单元增强了忆阻器交叉开关，从而能够加速各种机器学习（ML）推理工作负载。通过专用指令集架构（ISA）公开的微架构技术保留了存内计算和模拟电路的效率，而不影响可编程性。我们还介绍了将高级代码翻译为CAXA ISA的CAXA编译器。编译器对计算图进行分区，并优化指令调度和寄存器分配，以生成用于大型复杂工作负载的代码，从而在数千个空间核上运行。我们已经开发了一个详细的架构模拟器，该模拟器结合了CNOAA组件的功能、时序和功耗模型，以评估性能和能耗。在1GHz下运行的MATA加速器可以分别达到$577~GOPS/s/mm^2$和$837~GOPS/s/W$的面积和功率效率。我们对图像识别、机器翻译和语言建模（5 M-800 M突触）等多种ML应用程序的评估表明，与最先进的GPU相比，MGA在推理方面实现了高达$2,446\times$能量和$66\times$延迟的改善。与特定于应用的基于忆阻器的加速器相比，在类似的推理延迟和增加的可编程性下，CHTA产生小的能量开销。
2019-01-30 cs.AR cs.ET
Assessing the Performance of Stateful Logic in 1-Selector-1-RRAM Crossbar Arrays
针对无源RRAM交叉阵列的漏电流问题，构建适配VO2选择器与特定结构RRAM的1S1R模型，仿真不同规模阵列的性能，评估MAGIC逻辑门的开关延迟等指标并与无源1R阵列对比。
2024-07-15 cs.AR
PRUNIX: Non-Ideality Aware Convolutional Neural Network Pruning for Memristive Accelerators
University of Toronto（多伦多大学）；York University（约克大学）
在这项工作中，PRUNIX，一个框架，用于训练和修剪卷积神经网络提出了部署在忆阻器交叉杆为基础的加速器。PRUNIX考虑了忆阻器交叉杆的许多非理想效应，包括权重量化、状态漂移、老化和故障固定。PRUNIX利用一种新的组锯齿正则化，旨在提高非理想性容限以及稀疏性，以及一种新的自适应修剪算法（APA），旨在通过考虑CNN的不同层对修剪的敏感性来最大限度地减少准确性损失。我们将我们的正则化和修剪方法与多个CNN架构上的其他标准进行了比较，并观察到当量化和其他非理想效应被占时，测试精度提高了13%，总体稀疏度为85%，这与其他方法相似
2022-02-03 cs.AR cs.LG
Efficient Nonlinear Function Approximation in Analog Resistive Crossbars for Recurrent Neural Networks
针对模拟内存计算（IMC）部署循环神经网络（RNN）时非线性激活函数带来的时间和能量损耗问题，提出一种集成斜坡模数转换（ADC）的非线性函数实现方案，利用忆阻器生成预失真斜坡电压，实验证明可提升RNN的面积、能量效率和吞吐量。
2024-11-27 cs.AR
Reconfigurable multiplier architecture based on memristor-cmos with higher flexibility
乘法运算是大多数数字信号处理系统中必不可少的运算。近年来，许多系统需要在乘法器上执行不同类型的算法。因此，它需要复杂的计算和大面积占用。在这方面，一个固定的乘法器是低效的，可重构乘法器的发展变得越来越重要。忆阻器-CMOS混合电路的出现为减少面积占用提供了机会。本文介绍了一种基于忆阻器-CMOS的可重构乘法器，它可以根据不同的位宽提供灵活的乘法。所提出的乘法器的性能估计与一些应用程序和传统乘法器的比较，使用忆阻器SPICE模型和专有的180 nm CMOS工艺。
2019-07-22 cs.AR
Nanoscale memristive devices: Threats and solutions
本文聚焦ReRAM和STT-RAM两种忆阻存储技术，分析其读写错误和软错误等可靠性威胁，并综述现有解决方案，最后探讨忆阻器作为计算单元在交叉阵列中实现逻辑与算术运算的潜力。
2026-06-18 cs.AR cs.ET
HCiM: ADC-Less Hybrid Analog-Digital Compute in Memory Accelerator for Deep Learning Workloads
针对模拟CiM加速器中ADC带来的高功耗与面积开销问题，提出无ADC的混合模数加速器HCiM，结合模拟交叉阵列与数字CiM阵列处理缩放因子，实现最高28%的能耗降低。
2024-03-20 cs.AR
Integrated Security Mechanisms for Weight Protection in Memristive Crossbar Arrays
针对忆阻器交叉阵列存储权重易被恶意提取的安全问题，提出密钥置换器和水印保护列两种集成安全机制，可在低硬件开销下实现权重保护与所有权验证。
2025-10-01 cs.AR cs.CR cs.ET
Energy-Efficient and Fast Memristor-based Serial Multipliers Applicable in Image Processing
本文提出基于串行IMPLY逻辑的无符号和有符号阵列乘法器，通过引入部分积单元和重叠计算步骤，显著降低了计算步骤、能耗和忆阻器需求，并在图像处理应用中验证了其有效性。
2024-10-13 cs.AR cs.ET eess.IV
An Investigation into Neuromorphic ICs using Memristor-CMOS Hybrid Circuits
忆阻器的忆阻取决于流过它的电荷量，当电流停止流过它时，它会记住状态。因此，忆阻器非常适合于存储器单元的实现。忆阻器在神经形态电路中有很大的应用，因为与传统的存储器和处理分离的Von-Neumann数字架构相比，它可以将存储器和处理耦合起来。神经网络具有分层结构，其中信息从一层传递到另一层，并且这些层中的每一层都具有高度并行的可能性。基于CMOS忆阻器的神经网络加速器提供了一种通过利用这种并行性和模拟计算来加速神经网络的方法。在这个项目中，我们已经进行了初步的调查，目前的最先进的实现忆阻器为基础的编程电路。各种忆阻器编程电路和基本的神经形态电路进行了模拟。我们项目的下一阶段围绕设计可用于设计神经网络的基本构建块。首先设计了基于忆阻器桥的突触加权模块和基于运算跨导器的求和模块。然后，我们设计了用于引入受控非线性的激活函数块。提出了一种基本的线性校正单元块和一种新的正切双曲函数实现方法。一个人工神经网络已被设计使用这些块来验证和测试它们的性能。我们还使用这些基本模块来设计卷积神经网络的基本层。卷积神经网络在图像处理应用中被大量使用。设计了核心卷积块，并将其作为图像处理内核进行性能测试。
2022-08-19 cs.AR cs.NE eess.IV
Experimentally realized memristive memory augmented neural network
The University of Hong Kong（香港大学）；Hewlett Packard Labs, Hewlett Packard Enterprise（慧与（HPE）惠普实验室）；University of Notre Dame（圣母大学）；Forschungszentrum Jülich GmbH（于利希研究中心）；RWTH Aachen University（亚琛工业大学）
终身在设备上学习是机器智能的一个关键挑战，这需要从很少的，通常是单一的样本中学习。内存增强神经网络已被提出来实现这一目标，但内存模块由于其大小而必须存储在片外存储器中。因此，实际应用受到了很大限制。基于存储器的实现方式在规模上存在困难，因为具有各种结构的不同模块难以集成在同一芯片上，并且存储器模块的内容可寻址存储器的小感测裕度严重限制了失配计算的程度。在这项工作中，我们实现了整个内存增强神经网络架构在一个完全集成的忆阻交叉开关平台，并实现了准确性，密切匹配的Omniglot数据集的数字硬件上的标准软件。除了广泛报道的矩阵乘法，在交叉开关中实现新的功能，支持成功的演示。例如，通过利用忆阻器设备的固有随机性，在交叉杆阵列中实现位置敏感散列操作。此外，内容寻址存储器模块采用交叉开关实现，也支持失配度。基于实验验证模型的模拟表明，这种实现可以有效地扩展到Mini-ImageNet数据集上的一次性学习。成功的演示为实际的设备上终身学习铺平了道路，并为传统硬件无法实现的新型基于注意力的算法开辟了可能性。
2022-04-15 cs.AR cs.ET cs.LG
A Reconfigurable Low Power High Throughput Architecture for Deep Network Training
University of Dayton（代顿大学）
通用计算系统用于各种各样的应用。这些系统对灵活性的广泛支持限制了它们的能效。神经网络（包括深度网络）广泛用于信号处理和模式识别应用。在本文中，我们提出了一个多核架构的深度神经网络为基础的处理。忆阻器交叉开关用于提供神经网络的低功率高吞吐量执行。该系统具有培训和识别（新输入的评估）功能。该系统可用于分类，降维，特征提取，和异常检测应用。专门架构的系统级面积和功耗优势与NVIDIA Telsa K20 GPGPU进行了比较。我们的实验评估表明，所提出的架构可以提供高达五个数量级以上的能源效率比GPGPU的深度神经网络处理。
2016-06-15 cs.AR cs.DC cs.LG
Fast and low energy approximate full adder based on FELIX logic
Department of Computer Architecture, Faculty of Computer Engineering, University of Isfahan（伊斯法罕大学计算机工程学院）
本文提出基于FELIX逻辑的近似全加器，通过减少忆阻器数量和能耗，提升计算效率和精度。
2026-02-25 cs.AR cs.ET
GEM3D CIM General Purpose Matrix Computation Using 3D Integrated SRAM eDRAM Hybrid Compute In Memory on Memory Architecture
University of Wisconsin Madison（威斯康星大学麦迪逊分校）
本文提出一种基于3D集成SRAM-eDRAM混合计算存内架构的GEM3D CIM，实现通用矩阵运算的高效计算，兼顾延迟、能效和计算密度，拓展了存内计算的应用范围。
2026-04-15 cs.AR
PANTHER: A Programmable Architecture for Neural Network Training Harnessing Energy-efficient ReRAM
深度神经网络的广泛采用伴随着不断增长的能量和性能需求，这是由于训练它们的昂贵性。已经提出了许多专用架构来加速训练：数字和混合数字模拟使用电阻式RAM（ReRAM）交叉杆。基于ReRAM的加速器已经证明了ReRAM crossbar在执行训练中普遍存在的矩阵向量乘法运算方面的有效性。然而，由于使用串行读取和写入来执行权重梯度和更新步骤，它们仍然遭受低效率。一些工作已经证明了在交叉杆中执行外积的可能性，其可以用于实现权重梯度和更新步骤而不使用串行读取和写入。然而，这些工作一直局限于低精度的操作，这是不够的典型的训练工作量。此外，它们仅限于完全连接层的有限训练算法集。为了解决这些限制，我们提出了一种位切片技术，用于提高基于ReRAM的外积的精度，这与仅用于矩阵向量乘法的位切片有很大不同。我们将这种技术融入到一个交叉结构中，有三种变体迎合了不同的训练算法。为了评估我们在神经网络中不同类型的层（全连接，卷积等）上的设计，和训练算法，我们开发PANTHER，ISA可编程的训练加速器与编译器的支持。我们的评估表明，与数字加速器、基于ReRAM的加速器和GPU相比，PANTHER分别实现了高达$8.02\times$、$54.21\times$和$103\times$的能耗降低以及$7.16\times$、$4.02\times$和$16\times$的执行时间缩短。
2019-12-24 cs.AR cs.DC cs.ET
FPGA-based Hyrbid Memory Emulation System
针对混合内存系统设计探索中仿真速度慢的问题，提出基于FPGA的仿真平台，利用硬IP ARM处理器加速，相比Gem5实现9280倍仿真加速。
2020-11-09 cs.AR
An Event-Driven Spiking Compute-In-Memory Macro based on SOT-MRAM
School of Integrated Circuit Science and Engineering, Beihang University（北京航空航天大学集成电路科学与工程学院）
本文提出一种基于SOT-MRAM的事件驱动脉冲存内计算宏单元，通过混合串并联单元结构和轻量级脉冲解码电路替代传统模拟电路，在28nm工艺下实现243.6 TOPS/W的峰值能效，显著优于现有设计。
2025-11-07 cs.AR
Accelerating Hybrid XOR$-$CNF Boolean Satisfiability Problems Natively with In-Memory Computing
QB Information Technologies (1QBit)（1QB信息技术公司）；HPE Labs, Hewlett Packard Enterprise（惠普企业实验室）；University of California, Santa Barbara（加利福尼亚大学圣塔芭芭拉分校）；Peter Grünberg Institute (PGI-14), Forschungszentrum Jülich GmbH（于利希研究中心彼得·格林贝格研究所）；RWTH Aachen University（亚琛工业大学）
本文提出一种硬件加速器，通过内存计算硬件原生解决混合XOR-CNF问题，实验显示其在计算速度、能效和芯片面积利用上提升约10倍，相比传统方法和CPU上的SAT求解器有显著优势。
2026-05-14 cs.AR cs.ET math.OC
From GPUs to RRAMs: Distributed In-Memory Primal-Dual Hybrid Gradient Method for Solving Large-Scale Linear Optimization Problem
Wayne State University（韦恩州立大学）
本文提出了一种针对RRRAM的分布式内存对偶混合梯度方法，实现了在大规模线性优化问题中能耗和延迟的显著降低。
2025-12-08 cs.AR cs.DC cs.ET
Hardware Memory Management for Future Mobile Hybrid Memory Systems
针对移动应用内存需求增长和DRAM局限，提出硬件加速内存管理器HMMU，统一管理DRAM与NVM，通过数据放置与迁移策略降低延迟和NVM写入，实验显示能耗降低39%，性能仅降12%。
2020-04-12 cs.AR cs.OS
