Memory-Centric Computing: Recent Advances in Processing-in-DRAM
本文综述了以内存为中心的计算中DRAM内处理的最新进展，涵盖轻量级芯片修改、商用DRAM批量按位计算实验验证以及改善访问粒度与效率的新设计，旨在释放DRAM内处理的潜力。
2024-12-26 cs.AR cs.DC
Domino: A Tailored Network-on-Chip Architecture to Enable Highly Localized Inter- and Intra-Memory DNN Computing
快速增长的深度神经网络（DNN）的计算复杂度不断增加，这要求新的计算范例来克服传统冯·诺依曼计算架构中的存储器墙。内存计算（Computing-In-Memory，CIM）体系结构是加速神经网络计算的一种有效方法。然而，在常规设计中，CIM阵列之间的数据移动可能仍然主导总功耗。本文提出了一种灵活的CIM处理器架构Domino，使流计算和本地数据访问，以显着减少数据移动的能量。同时，Domino在片上网络（NoC）中采用定制的分布式指令调度来实现存储器间的计算和映射灵活性。对主流CNN模型的评估表明，Domino在几种最先进的CIM加速器上实现了1.15到9.49 $\times$的能效，并将吞吐量提高了1.57到12.96 $\times$。
2021-07-18 cs.AR
Using Virtual Addresses with Communication Channels
而对于单处理器和SMP机器，内存是可分配的数量，对于由大量并行计算单元组成的机器，每个都有自己的本地内存，可分配的数量是单个计算单元。在虚拟地址管理用于保持存储器一致性并允许分配实际可用的物理存储器之外的存储器的情况下，虚拟通信信道引用可以用于使计算单元在分配和交换期间保持连接。
2013-02-11 cs.AR cs.DC
In-memory multiplication engine with SOT-MRAM based stochastic computing
内存处理（PIM）被证明是一个很有前途的解决方案，以突破内存墙和电源墙。虽然现有的PIM设计在存储器中本地产生逐位布尔逻辑运算的成功实现，但是难以以快速且有效的方式完成乘法（MUL）指令。在本文中，我们提出了一个新的随机计算（SC）设计，执行MUL与内存操作。代替使用随机数发生器（SNG），我们利用磁性随机存取存储器（MRAM）的存储器写入行为中固有的随机性。每个存储器位用作SC引擎，以写入电压脉冲的形式对操作数执行MUL，并原位存储MUL结果。与会话式SC方法相比，所提出的设计提供了高达4倍的性能改进，并且实现了18倍的加速比，而不是仅使用存储器中的按位布尔逻辑运算来实现MUL。
2018-09-22 cs.AR
MEMHD: Memory-Efficient Multi-Centroid Hyperdimensional Computing for Fully-Utilized In-Memory Computing Architectures
Sungkyunkwan University（成均馆大学）；College of Information and Communication Engineering, Sungkyunkwan University（成均馆大学信息与通信工程学院）
针对超维计算（HDC）在内存计算（IMC）架构上因向量维度与阵列大小不匹配导致的内存利用率低等问题，提出MEMHD多质心HDC框架，通过聚类初始化和量化感知学习实现内存高效利用，提升分类精度并降低计算周期与能量消耗。
2025-02-11 cs.AI cs.AR cs.LG
A 75kb SRAM in 65nm CMOS for In-Memory Computing Based Neuromorphic Image Denoising
提出了一种用于图像去噪的内存计算（IMC）结构。所提出的基于SRAM的内存处理框架与神经形态视觉传感器生成的二进制图像上的近似计算协同工作。在台积电65纳米工艺实现，所提出的架构，使约2000倍的能源节省（约222倍，从IMC）相比，数字实现时，测试与视频记录从DAVIS传感器，并实现峰值吞吐量为1.25-1.66帧/us。
2020-03-23 cs.AR eess.IV eess.SP
Bit Parallel 6T SRAM In-memory Computing with Reconfigurable Bit-Precision
提出了一种基于6 T SRAM单元的位并行存内计算（IMC）结构，以支持多种位精度可重构的计算。在所提出的技术中，位线计算是由BL升压电路，这可以减少BL计算延迟的短WL执行。通过在每个近存储器电路之间执行进位传播，还通过具有低延迟的迭代操作来实现位并行复杂计算。此外，还支持基于进位传播大小的可重配置位精度。我们的128 KB在/近存储器计算架构已实现使用28 nm CMOS工艺，它可以实现2.25GHz的时钟频率在1.0V的5.2%的面积开销。该结构的并行加法和乘法运算分别达到0.68、8.09 TOPS/W。此外，所提出的工作还支持宽范围的电源电压，从0.6V到1.1V。
2020-08-03 cs.AR
Benchmarking and modeling of analog and digital SRAM in-memory computing architectures
本文通过综述现有架构、建立能量与吞吐量成本模型并在多种存内计算架构上调度工作负载，对模拟与数字SRAM存内计算进行公平基准评测，为工作负载-硬件协同设计提供指导。
2023-05-25 cs.AR eess.IV eess.SP
ADRA: Extending Digital Computing-in-Memory with Asymmetric Dual-Row-Activation
内存计算（CiM）已经成为一种有吸引力的技术，以减轻冯诺依曼瓶颈。当前用于存储器内操作数的数字CiM方法基于用于计算逐位布尔函数和算术函数（诸如加法）的多位断言。然而，由于输入矢量到可编程电压的多对一映射，这些技术中的大多数仅限于可交换函数的CiM，而忽略了一类重要的计算，例如减法。在本文中，我们提出了一种CiM方法，它解决了映射问题，通过一个不对称的双偏置方案，使（a）同时单周期存储器读取和CiM的原始布尔函数（b）计算的任何布尔函数和（c）CiM的非交换功能，如减法和比较。虽然所提出的技术是技术不可知的，我们展示了它的效用铁电晶体管（FeFET）为基础的非易失性存储器。与标准的近存储器方法（每个操作需要两次完整的存储器访问）相比，我们证明了我们的方法可以仅使用一次存储器访问来实现满量程的双操作数数字CiM，从而导致能量延迟积（EDP）降低23.2% - 72.6%。
2022-01-22 cs.AR
Hardware-software co-exploration with racetrack memory based in-memory computing for CNN inference in embedded systems
Department of Electrical and Computer Engineering, National University of Singapore（电子与计算机工程系，新加坡国立大学）；Institute of High Performance Computing, Agency for Science, Technology and Research（高性能计算研究所，科技研究局）；Institute of Computing Technology, Chinese Academy of Sciences（计算技术研究所，中国科学院）；School of Computing, National University of Singapore（计算系，新加坡国立大学）；Hong Kong University of Science and Technology（香港科学与技术大学）
本文针对嵌入式系统中CNN推理的资源受限问题，提出基于赛道存储的存内计算加速器，通过设计基础算术电路并采用硬件-软件协同设计优化系统与模型架构，在保持精度的同时显著降低面积和能耗、提升性能。
2025-07-02 cs.AI cs.AR cs.ET
An 8-bit In Resistive Memory Computing Core with Regulated Passive Neuron and Bit Line Weight Mapping
人工智能（AI）和物联网（IoT）的快速发展增加了对低功耗和相对高处理速度设备的边缘计算的需求。基于电阻式非易失性存储器（NVM）的内存计算（CIM）方案在降低人工智能计算功耗方面显示出巨大的潜力。然而，非易失性存储器的设备不一致性可能显著地降低神经网络的性能。在本文中，我们提出了一个低功耗的电阻式RAM（RRAM）的CIM核，不仅实现了高的计算效率，但也大大提高了鲁棒性的位线调节器和位线权重映射算法。仿真结果表明，我们提出的8位CIM核的功耗仅为3.61mW（256*256）。CIM核心的SFDR和SNDR分别达到59.13 dB和46.13 dB。在ImageNet Large Scale Visual Recognition Competition 2012（ILSVRC 2012）中，AlexNet和VGG16在8位模式下的前1位准确率分别提高了2.46%和3.47%。
2020-08-26 cs.AR
A 915-1220 TOPS/W Hybrid In-Memory Computing based Image Restoration and Region Proposal Integrated Circuit for Neuromorphic Vision Sensors in 65nm CMOS
在这项工作中，我们提出了一个混合存储器位单元并置SRAM和DRAM（CRAM）的存内计算（IMC）的基础上的图像复原（IR）和区域建议（RP）的11个晶体管组成。提出了一种鲁棒的RP更新算法来提高算法的性能。该工作证明了基于IMC的全局并行扩散和列/行投影，以实现最大能量效率为1220 TOPS/W的图像复原和915 TOPS/W时，结合区域建议。
2022-03-09 cs.AR eess.IV eess.SP
Analysing digital in-memory computing for advanced finFET node
数字存内计算提高了数据密集型过程的能量效率和吞吐量，这会引起存储器颠簸，并导致冯诺依曼架构中的多个相同的存储器访问。数字存内计算涉及同时访问多个SRAM单元，这可能导致在不严格定时时发生位翻转。因此，我们讨论了在SRAM计算期间位线的瞬态电压特性。为了提高封装密度并避免MOSFET缩小尺寸问题，我们使用了7 nm预测PDK，该PDK使用finFET节点。finFET工艺具有分立鳍和较低的电压供应，这使得存储器内计算SRAM的设计变得困难。在本文中，我们设计了一个6 T SRAM单元在7纳米finFET节点，并比较其SNM与UMC 28纳米节点实现。此外，我们还设计和仿真了SRAM的其余外设，以及高级finFET节点的内存计算。
2021-08-10 cs.AR cs.SY eess.SY
iMARS: An In-Memory-Computing Architecture for Recommendation Systems
推荐系统（RecSys）通过基于历史数据预测用户的偏好来向用户推荐项目。典型的RecSys处理大型嵌入表和许多嵌入表相关操作。传统计算机体系结构的内存大小和带宽限制了RecSys的性能。这项工作提出了一种存内计算（IMC）架构（iMARS），用于加速基于深度神经网络的RecSys的过滤和排名阶段。iMARS利用在基于铁电FET的IMC结构内实现的IMC友好嵌入表。电路级和系统级评估表明，与MovieLens数据集的GPU对应物相比，\fw实现了16.8倍（713倍）的端到端延迟（能量）改进。
2022-02-18 cs.AR
Memory Wall is not gone: A Critical Outlook on Memory Architecture in Digital Neuromorphic Computing
University of Twente（特温特大学）
本文批判性分析了数字神经形态处理器中内存墙问题，指出芯片内内存系统已成为面积和能耗的主要消耗者，需重新评估内存组织以提升边缘和嵌入式应用的竞争力。
2026-04-09 cs.AR cs.NE
Triangle Counting Accelerations: From Algorithm to In-Memory Computing Architecture
三角形是网络的基本子结构，三角形计数（TC）是社会网络分析等众多领域的基本图计算问题。然而，与其他图计算问题一样，由于存储计算比高和随机存储访问模式，TC涉及大量的数据传输，因此在传统的Von-Neumann架构中受到带宽瓶颈的影响。为了克服这一挑战，在本文中，我们提出了加速TC与新兴的内存处理（PIM）架构，通过算法架构协同优化的方式。为了实现高效的内存实现，我们提出用逐位逻辑运算（如AND）重新表示TC，并开发定制的图形压缩和映射技术，以实现高效的数据流管理。随着新兴的计算自旋转移矩磁性RAM（STT-MRAM）阵列，这是最有前途的PIM使能技术之一，设备到架构的协同仿真结果表明，所提出的TC内存加速器的性能分别比最先进的GPU和FPGA加速器高出12.2倍和31.8倍，并实现了比FPGA加速器高出34倍的能效。
2021-12-01 cs.AR
On the Reliability of Computing-in-Memory Accelerators for Deep Neural Networks
具有新兴非易失性存储器（nvCiM）的内存计算被证明是以高能量效率加速深度神经网络（DNN）的有希望的候选者。然而，大多数非易失性存储器（NVM）设备都存在可靠性问题，导致nvCiM计算中涉及的实际数据与数据中心中训练的权重值之间存在差异。因此，实际部署在nvCiM平台上的模型实现的准确度低于在传统硬件上训练的模型（例如，GPU）。在本章中，我们首先简要介绍了nvCiM DNN加速器的机遇和挑战，然后展示了不同类型NVM设备的特性。然后，我们介绍了nvCiM DNN加速器的一般架构。之后，我们将讨论不可靠性的来源以及如何有效地对其影响进行建模。最后，我们介绍了代表性的作品，减轻设备变化的影响。
2022-05-25 cs.AR
Vector In Memory Architecture for simple and high efficiency computing
数据移动是当代系统架构的主要挑战之一。近数据处理（NDP）通过将计算移到更靠近内存的地方，避免过度的数据移动来缓解这个问题。我们的建议，矢量内存架构（VIMA），执行大型矢量指令附近的3D堆栈存储器使用矢量功能单元，并使用一个小的数据缓存，使短期数据重用。它提供了一个简单的编程接口，并保证精确的异常。当使用单核执行流行为应用程序时，VIMA在单核处理器中使用向量操作，在CPU系统基线上提供高达26倍的加速，同时节省93%的能源。
2022-03-28 cs.AR
FPIA: Field-Programmable Ising Arrays with In-Memory Computing
针对二次伊辛机存内计算实现资源利用率低的问题，受岛式FPGA启发提出FPIA存内计算架构，结合开源工具优化映射与布线，实现最高60倍面积提升与更快运算，并探讨算法-电路协同设计方向。
2024-01-29 cs.AR cs.ET
Antiferromagnetic Tunnel Junctions (AFMTJs) for In-Memory Computing: Modeling and Case Study
Department of Electrical and Computer Engineering The University of Arizona, USA（亚利桑那大学电气与计算机工程系）
AFMTJs通过多子晶格LLG动力学与电路建模结合，实现内存计算中的低功耗高效运算，显著优于传统MTJ方案。
2026-02-09 cs.AR cs.ET
A Review of Memory Wall for Neuromorphic Computing
本文综述了FPGA神经形态计算中的各类内存技术，从多维度对比其优劣势并结合案例分析，为相关从业者选型优化提供参考，助力提升平台性能与能效、推动AI应用发展。
2025-02-24 cs.AR
Reliability-Aware Deployment of DNNs on In-Memory Analog Computing Architectures
University of South Carolina（南卡罗来纳大学）
传统的存内计算（IMC）架构由用于加速矩阵向量乘法（MVM）的模拟忆阻交叉开关和用于实现深度神经网络（DNN）中的非线性向量（NLV）运算的数字功能单元组成。然而，这些设计需要高耗能的信号转换单元，其可以消耗系统总功率的95%以上。另一方面，内存模拟计算（IMAC）电路通过在模拟域中实现MVM和NLV操作，消除了对信号转换器的需要，从而显著节省了能源。然而，它们更容易受到诸如互连寄生和噪声等可靠性挑战的影响。在这里，我们介绍了一种实用的方法，将DNN中的大型矩阵部署到多个较小的IMAC子阵列上，以减轻噪声和寄生效应的影响，同时将计算保持在模拟域中。
2022-10-02 cs.AR cs.ET cs.LG
STT-RAM-based Hierarchical In-Memory Computing
本文探索基于STT-RAM的分层存内计算，通过在存储与缓存层级引入处理单元并结合易失性与非易失性STT-RAM，分析不同工作负载下的权衡，发现特定负载下PiC优于PiM。
2024-07-29 cs.AR cs.CY
Parallel in-memory wireless computing
提出利用忆阻器交叉阵列融合存内计算与无线通信的并行方案，实现480比特零误码传输，功耗较传统方案降低两个数量级，并可拓展至声学和光学通信。
2023-09-30 cs.AR cs.ET cs.SY
YOLoC: DeploY Large-Scale Neural Network by ROM-based Computing-in-Memory using ResiduaL Branch on a Chip
内存计算（Computing-in-Memory，CiM）是一种很有前途的技术，可以通过缓解内存瓶颈来实现数据密集型矩阵向量乘法（MVM）的高能效。不幸的是，由于有限的SRAM容量，现有的基于SRAM的CiM需要从DRAM中重新加载大规模网络中的权重。这种不期望的事实显着削弱了能源效率。这项工作首次提出了ROM计算的概念、设计和优化，以实现更高的片上存储器容量，从而减少DRAM访问和降低能耗。此外，为了支持具有不同权重的不同计算场景，还提出了权重微调技术，即残差分支（ReBranch）。ReBranch将ROM-CiM与辅助SRAM-CiM相结合，实现了高通用性。YOLoC是一个基于ReBranch-assisted ROM-CiM的目标检测框架。在28 nm CMOS中具有相同面积的情况下，与完全基于SRAM的CiM相比，几个数据集的YOLoC显示出显著的能效提高，YOLO（Darknet-19）提高了14.8倍，ResNet-18提高了4.8倍，延迟开销<8%，几乎没有平均精度（mAP）损失（-0.5% ~ +0.2%）。
2022-06-01 cs.AR
PC2IM: An Efficient In-Memory Computing Accelerator for 3D Point Cloud
本文提出PC2IM加速器，通过改进的内存计算技术减少3D点云网络中的内存访问瓶颈，提升计算效率与能效。
2026-03-22 cs.AR
IMCRYPTO: An In-Memory Computing Fabric for AES Encryption and Decryption
本文提出了一种用于加速AES加密和解密的存内计算（IMC）结构IMMPTO。IMPLENTPTO采用统一的结构在单个硬件架构中实现加密和解密，并结合了（Inv）Substance和（Inv）MixColumns步骤。由于这种步骤组合，以及由多个随机存取存储器（RAM）和随机存取/内容可寻址存储器（RA/CAM）阵列单元实现的高并行性，IMPLEPTO在不牺牲面积和功耗的情况下实现了高吞吐量加密和解密。此外，由于集成了RISC-V内核，IMPERIPTO提供了可编程性和灵活性。与之前用于AES-128加密的ASIC/IMC架构相比，IMPLEPTO将单位面积的吞吐量提高了最小（最大）3.3倍（223.1倍）。预测显示，新兴技术带来的额外效益高达IMPLEPTO面积延迟功率产品的5.3倍。
2021-12-04 cs.AR cs.CR cs.ET
A Microprocessor implemented in 65nm CMOS with Configurable and Bit-scalable Accelerator for Programmable In-memory Computing
Princeton University（普林斯顿大学）
本文介绍了一种可编程的内存计算处理器，在65纳米CMOS工艺证明。对于以数据为中心的工作负载，例如深度神经网络，在使用当今的计算架构实现时，数据移动通常占主导地位。这激发了空间架构的发展，其中数据存储和计算硬件的布置是分布式的，并与计算数据流显式对齐，最明显的是对于矩阵向量乘法。存内计算是一种空间架构，其中处理元件对应于密集位单元，提供本地存储和计算，通常采用模拟操作。虽然这提高了高能效和高吞吐量的潜力，但模拟操作的鲁棒性、规模和可编程性受到极大限制。本文介绍了一个590 kb的内存计算加速器集成在一个可编程处理器架构，利用最近的方法，电荷域存内计算。该架构采用与嵌入式CPU紧密耦合的方法，通过加速器接口实现标准处理器内存空间的集成。此外，近存储器计算数据路径通过位并行/位串行（BP/BS）方案既能够在本地实现各种计算，以解决跨应用所需的操作，又能够实现矩阵/输入向量元素的位精度可扩展性。芯片测量显示，在VDD为1.2/0.85V时，能量效率为152/297 1b-TOPS/W，吞吐量为4.7/1.9 1b-TOPS（与矩阵/输入向量元素精度线性缩放）。具有1-b/4-b权重和激活的CIFAR-10分类的神经网络演示在176/23 fps下消耗5.3/105.2 $μ$ J/图像，其准确度在数字/软件实现的水平（89.3/92.4 $\%$准确度）。
2018-11-09 cs.AI cs.AR cs.CV
Emerging memory technologies at room/cryogenic temperature
The University of Texas at Austin（德克萨斯大学奥斯汀分校）
本文研究了在室温和极低温环境下，为应对传统技术限制而发展出的新型内存技术，探讨了SRAM、DRAM、RRAM、MRAM等内存技术的原理、性能及未来应用前景。
2026-05-21 cs.AR
Dynamic Computing Random Access Memory
目前的冯·诺依曼计算范式涉及中央处理单元（CPU）和存储器之间的大量信息传输，伴随着实际执行速度的限制。然而，最近有人认为，一种不同形式的计算，被称为memcomputing [Nature Physics，9，200-202（2013）]，并受到我们大脑操作的启发，可以通过允许在同一物理平台上计算和存储信息来解决当今架构的固有局限性。在这里，我们展示了一个简单而实用的memcomputing实现，利用易于构建的忆电容系统。我们将这种体系结构命名为动态计算随机存取存储器（DCRAM）。我们表明，DCRAM提供了并行和多态的数字逻辑，即它允许不同的逻辑运算与相同的架构，通过只改变控制信号。此外，考虑到现实的参数，它的能量消耗可以低至几个fJ每次操作。DCRAM与CMOS技术完全兼容，可以用当前的制造设备实现，因此可以真正作为当前计算技术的替代品。
2014-03-17 cond-mat.mes-hall cs.AR cs.ET
An Analog and Digital Hybrid Attention Accelerator for Transformers with Charge-based In-memory Computing
University of California, San Diego（加利福尼亚大学圣迭戈分校）
针对Transformer自注意力计算复杂度高、内存访问频繁的问题，提出一款65nm工艺的模数混合注意力加速器，通过模拟存内计算核心实时剪枝75%低得分令牌、数字核心处理剩余令牌保证精度，实现了高能效与高面积效率。
2024-09-20 cs.AR cs.LG
Uncertainty Modeling of Emerging Device-based Computing-in-Memory Neural Accelerators with Application to Neural Architecture Search
University of Notre Dame（圣母大学）；National Tsing Hua University（国立清华大学）
新兴的基于设备的内存计算（CiM）已被证明是高能效深度神经网络（DNN）计算的一个有前途的候选者。然而，大多数新兴设备都存在不确定性问题，导致存储的实际数据与其设计的权重值之间存在差异。这导致从训练模型到实际部署平台的准确性下降。在这项工作中，我们对DNN模型中这种不确定性引起的变化的影响进行了全面的分析。为了减少设备不确定性的影响，我们提出了UAE，这是一种不确定性感知的神经架构搜索方案，用于识别对设备不确定性既准确又鲁棒的DNN模型。
2021-07-06 cs.AR cs.LG
Kernel Approximation using Analog In-Memory Computing
IBM Research Europe（IBM欧洲研究院）
本文提出一种适用于模拟内存计算架构的核函数近似方法，利用IBM HERMES芯片在硬件上实现，在保持高精度的同时提升能效和降低功耗。
2024-11-05 cs.AR cs.LG
Apparate: Evading Memory Hierarchy with GodSpeed Wireless-on-Chip
本文提出Apparate，利用片上GodSpeed无线收发器与近端高速DRAM直接处理内存请求，以消除传统内存层次结构，提升计算系统的效率与响应速度。
2024-04-23 cs.AR cs.ET
Stoch-IMC: A Bit-Parallel Stochastic In-Memory Computing Architecture Based on STT-MRAM
本文提出基于STT-MRAM的位并行随机存内计算架构Stoch-IMC，通过随机逻辑、调度映射算法及子阵列内并行显著提升性能、降低能耗并增强寿命与位翻转容忍度。
2024-11-28 cs.AR cs.ET
Analog or Digital In-memory Computing? Benchmarking through Quantitative Modeling
本文提出一种经实验验证的IMC性能模型，系统比较模拟与数字内存计算架构，发现大宏单元AIMC在卷积层能效更优，小宏单元DIMC在深度可分离层更优。
2024-05-23 cs.AR eess.IV eess.SP
Hybrid In-memory Computing Architecture for the Training of Deep Neural Networks
King’s College London（伦敦国王学院）；Arizona State University（亚利桑那州立大学）
在冯-诺依曼架构上训练深度神经网络（DNN）所涉及的成本促使开发用于高效DNN训练加速器的新解决方案。我们提出了一种混合存内计算（HIC）架构，用于在硬件加速器上训练DNN，从而实现内存高效推理，并在基准任务中优于基线软件准确性。我们引入了一个权重表示技术，利用二进制和多级相变存储器（PCM）设备，这导致了一个内存高效的推理加速器。与以前的基于存内计算的实现不同，我们使用了一个低精度的权重更新累加器，从而节省了更多的内存。我们训练ResNet-32网络使用HIC对CIFAR-10图像进行分类。对于可比较的模型大小，通过利用适当的网络宽度乘数，基于FPGA的训练优于以浮点32位（FP 32）精度训练的基线网络。此外，我们观察到，基于神经网络的训练导致推理模型大小减少约50%，以实现基线可比的准确性。我们还表明，PCM设备中的时间漂移对长时间（年）的训练后推理准确性的影响可以忽略不计。最后，我们的模拟表明，基于FPGA的训练自然确保了设备所看到的写擦除周期数是PCM耐久性极限的一小部分，证明了这种架构实现可以在现场学习的硬件平台的可行性。
2021-02-10 cs.AI cs.AR cs.ET
NORM: An FPGA-based Non-volatile Memory Emulation Framework for Intermittent Computing
间歇式计算系统仅依靠在其微小能量储存器（通常是电容器）中积累的收集能量来运行。间歇性设备在其电容器中没有能量时由于电源故障而死亡，并且在所收集的能量足以为其硬件组件供电时再次启动。由于计算状态的频繁丢失，电源故障阻止了计算的向前进展。为了解决这个问题，间歇计算系统包括具有高写入耐久性的内置快速非易失性存储器，以存储尽管频繁的电源故障也持续存在的信息。然而，设计工具的缺乏使得这些系统的快速原型化变得困难。尽管FPGA是持续供电架构的快速原型和行为验证的常见平台，但它们并不针对间歇性计算系统的原型。本文介绍了一个新的基于FPGA的框架，命名为NORM（非易失性存储器仿真器），模拟和验证任何间歇性计算系统，利用快速非易失性存储器的行为。我们的评估表明，NORM可以用来模拟和验证基于FeRAM的瞬态供电的硬件架构成功。
2022-02-16 cs.AR cs.ET cs.SY
