NeRTCAM: CAM-Based CMOS Implementation of Reference Frames for Neuromorphic Processors
本研究首次提出基于CAM的NeRTCAM架构，通过7nm CMOS直接实现神经形态处理器所需的参考帧核心操作，经MNIST推理验证其面积、功耗和延迟均具可行性。
2024-05-20 cs.AR cs.ET
TEXEL: A neuromorphic processor with on-chip learning for beyond-CMOS device integration
University of Groningen（格罗宁根大学）；Technische Universität Ilmenau（伊尔默瑙工业大学）；Forschungszentrum Jülich（于利希研究中心）；University of Zürich（苏黎世大学）；ETH Zürich（苏黎世联邦理工学院）
本文提出混合信号神经形态架构TEXEL，通过片上学习电路集成新型两端和三端器件，弥合CMOS神经形态计算与新兴器件研究之间的差距，并通过芯片测量与仿真验证其器件集成就绪性。
2024-10-21 cs.AR cs.ET cs.LG
Direct CMOS Implementation of Neuromorphic Temporal Neural Networks for Sensory Processing
Carnegie Mellon University（卡内基梅隆大学）
时间神经网络（TNN）利用时间作为一种资源来表示和处理信息，模仿哺乳动物新皮层的行为。这项工作的重点是实现TNN使用现成的数字CMOS技术。介绍了一种微架构框架，其具有构建块的层次结构，包括：多神经元列、多列层和多层TNN。我们提出了直接CMOS门级实现的多神经元列模型作为TNN的关键构建块。使用Synopsys工具和45 nm CMOS标准单元库获得合成后结果。TNN微架构框架体现在一组特征方程中，用于评估任何TNN设计的总门数、管芯面积、计算时间和功耗。我们开发了一个32M门的多层TNN原型。在7 nm CMOS工艺下，它仅消耗1.54 mm^2芯片面积和7.26 mW功耗，可以以107 M FPS（每幅图像9.34 ns）处理28x28图像。我们评估原型的性能和复杂性相对于最近的国家的最先进的TNN模型。
2020-08-27 cs.AR cs.ET cs.LG
2T1R Regulated Memristor Conductance Control Array Architecture for Neuromorphic Computing using 28nm CMOS Technology
针对1T1R忆阻器阵列的导线电阻引发的读写干扰等问题，提出28nm工艺下的2T1R调控型电导控制架构，通过双端接地阻漏、调控电流/电压控电导，优化神经形态计算的存内计算能效。
2025-05-19 cs.AR cs.ET cs.SY
A 33.6-136.2 TOPS/W Nonlinear Analog Computing-In-Memory Macro for Multi-bit LSTM Accelerator in 65 nm CMOS
本文提出一种65纳米CMOS工艺的LSTM加速器，通过非线性在内存计算宏单元实现高能效的多比特权重操作，提升系统能效和面积效率。
2025-12-06 cs.AR
MEGATRON: a 28nm Analog PCM CiM/Digital System-on-Chip for Edge GenAI at 57.5 TOPS/W and 1.52 Mparam/mm${}^2$
University of Bologna（博洛尼亚大学）；Chips-IT（芯片意大利中心）；STMicroelectronics（意法半导体）；University of Pavia（帕维亚大学）
本研究提出一款28nm工艺的异构边缘生成式AI片上系统MEGATRON，融合模拟PCM存算一体引擎与RISC-V数字神经处理单元，实现了57.5 TOPS/W的高能效与1.52 Mparam/mm²的参数存储密度。
2026-09-28 cs.AR
Dynamic Reliability Management in Neuromorphic Computing
类脑计算系统使用非易失性存储器（NVM）来实现高密度和低能量的突触存储。操作NVM所需的升高的电压和电流导致硬件中每个神经元和突触电路中基于CMOS的晶体管老化，使晶体管的参数偏离其标称值。积极的设备扩展增加了功率密度和温度，这加速了老化，对神经形态系统的可靠运行提出了挑战。现有的面向可靠性的技术以固定的间隔周期性地对硬件中的所有神经元和突触电路进行去应力，假设最坏情况的操作条件，而没有实际跟踪它们在运行时间的老化。为了减轻这些电路的压力，必须中断正常操作，这在尖峰生成和传播中引入了延迟，从而影响尖峰间间隔并因此影响性能，例如，精度我们提出了一种新的架构技术，以减轻老化相关的可靠性问题，在neuromorphic系统，通过设计一个智能的运行时管理器（NCRTM），它动态destresses神经元和突触电路在响应短期老化的CMOS晶体管在执行机器学习工作负载，以满足可靠性目标。NCRTM仅在绝对必要时才对这些电路进行减压，否则通过将减压操作安排在关键路线之外来降低性能影响。我们在神经形态硬件上使用最先进的机器学习工作负载评估NCRTM。我们的研究结果表明，NCRTM显着提高了神经形态硬件的可靠性，对性能的边际影响。
2021-05-05 cs.AR cs.NE
Toward High Performance, Programmable Extreme-Edge Intelligence for Neuromorphic Vision Sensors utilizing Magnetic Domain Wall Motion-based MTJ
本文首次提出基于MDWMTJ与CMOS混合的神经形态视觉传感器像素内处理方案，通过器件-电路-算法协同设计实现低功耗并行异步卷积，在保持前端能耗的同时将后端能耗平均降低45.3%，并在两个动态视觉数据集上取得高精度。
2024-02-23 cs.AR cs.ET eess.IV
A Case for Lifetime Reliability-Aware Neuromorphic Computing
具有非易失性存储器（NVM）的类脑计算可以显著提高使用基于尖峰的计算和生物启发的学习算法实现的机器学习任务的性能并降低能耗。操作某些NVM（如相变存储器（PCM））所需的高电压会加速神经元CMOS电路的老化，从而缩短神经形态硬件的寿命。在这项工作中，我们评估了长期的，即，在神经形态硬件上执行最先进的机器学习任务的寿命可靠性影响，考虑负偏置温度不稳定性（NBTI）和时间相关介电击穿（TDDB）等故障模型。基于这样的公式，我们显示了由于神经形态电路的周期性松弛而获得的可靠性-性能权衡，即，一种走走停停的类脑计算。
2020-07-04 cs.AR cs.NE
sBSNN: Stochastic-Bits Enabled Binary Spiking Neural Network with On-Chip Learning for Energy Efficient Neuromorphic Computing at the Edge
在这项工作中，我们提出了随机二进制脉冲神经网络（sBSNN）的随机脉冲神经元和二进制突触（随机只在训练过程中），计算概率与一位精度的功率效率和内存压缩的类脑计算。我们提出了一种节能的实现所提出的sBSNN使用“随机位”作为核心计算原语，以实现随机神经元和突触，这是在90纳米CMOS工艺制造，实现高效的片上训练和推理的图像识别任务。测量的数据表明，“随机位”可以被编程为模仿尖峰神经元，以及用于训练二进制突触权重的随机尖峰定时依赖可塑性（或sSTDP）规则，而无需昂贵的随机数生成器。我们的研究结果表明，与全精度（32位）SNN相比，所提出的sBSNN实现提供了高达32倍的神经元和突触记忆压缩的可能性，并且对于双层全连接SNN，能量效率为89.49 TOPS/W。
2020-02-25 cs.AR cs.ET
The Impact of On-chip Communication on Memory Technologies for Neuromorphic Systems
新兴的纳米级非易失性存储器技术具有高集成密度，通过有效地展示神经计算的关键原理，为克服基于CMOS的神经网络架构的可扩展性限制提供了有前途的解决方案。尽管计算成本有可能提高，但设计支持灵活、大扇出连接的高性能片上通信网络仍然是一项艰巨的任务。在本文中，我们阐述了大规模的神经形态设计的通信需求，并指出与传统的片上网络架构的差异。我们提出了现有的方法片上神经形态路由网络，并讨论了如何新的内存和集成技术可能有助于减轻在构建下一代智能计算机器的通信问题。
2018-10-01 cs.AR cs.ET
1.5 bit-per-stage 8-bit Pipelined CMOS A/D Converter for Neuromophic Vision Processor
神经形态视觉处理器是视觉算法处理器在半导体上的电子实现。为了对世界进行成像，在视觉处理器中需要低功耗CMOS图像传感器阵列。图像传感器阵列通常通过光电二极管和模数转换器（ADC）形成。为了实现低功耗采集，需要一个低功耗中分辨率ADC。本文提出了一种基于0.18um CMOS工艺的1.8V、8位、166 MS/s流水线ADC。该ADC采用运算放大器共享结构以降低功耗，在功耗为38.9mW时，最大DNL为0.24 LSB，最大INL为0.35 LSB。在输入频率为10.4MHz时，SNDR为45.9dB，SFDR为50 dB，有效位为7.33bit。
2017-02-15 cs.AR
A Microprocessor implemented in 65nm CMOS with Configurable and Bit-scalable Accelerator for Programmable In-memory Computing
Princeton University（普林斯顿大学）
本文介绍了一种可编程的内存计算处理器，在65纳米CMOS工艺证明。对于以数据为中心的工作负载，例如深度神经网络，在使用当今的计算架构实现时，数据移动通常占主导地位。这激发了空间架构的发展，其中数据存储和计算硬件的布置是分布式的，并与计算数据流显式对齐，最明显的是对于矩阵向量乘法。存内计算是一种空间架构，其中处理元件对应于密集位单元，提供本地存储和计算，通常采用模拟操作。虽然这提高了高能效和高吞吐量的潜力，但模拟操作的鲁棒性、规模和可编程性受到极大限制。本文介绍了一个590 kb的内存计算加速器集成在一个可编程处理器架构，利用最近的方法，电荷域存内计算。该架构采用与嵌入式CPU紧密耦合的方法，通过加速器接口实现标准处理器内存空间的集成。此外，近存储器计算数据路径通过位并行/位串行（BP/BS）方案既能够在本地实现各种计算，以解决跨应用所需的操作，又能够实现矩阵/输入向量元素的位精度可扩展性。芯片测量显示，在VDD为1.2/0.85V时，能量效率为152/297 1b-TOPS/W，吞吐量为4.7/1.9 1b-TOPS（与矩阵/输入向量元素精度线性缩放）。具有1-b/4-b权重和激活的CIFAR-10分类的神经网络演示在176/23 fps下消耗5.3/105.2 $μ$ J/图像，其准确度在数字/软件实现的水平（89.3/92.4 $\%$准确度）。
2018-11-09 cs.AI cs.AR cs.CV
FSL-HDnn: A 5.7 TOPS/W End-to-end Few-shot Learning Classifier Accelerator with Feature Extraction and Hyperdimensional Computing
University of California San Diego（加利福尼亚大学圣迭戈分校）
本研究提出集成权重聚类特征提取器与超维计算模块的FSL-HDnn加速器，采用无梯度学习实现端到端少样本学习，在40nm工艺下能效较现有方案最高提升6.6倍。
2024-09-17 cs.AR cs.LG
THOR -- A Neuromorphic Processor with 7.29G TSOP$^2$/mm$^2$Js Energy-Throughput Efficiency
使用生物启发的脉冲神经网络（SNN）的类脑计算是满足边缘计算设备所需的能量吞吐量（ET）效率的有前途的解决方案。已经提出了在模拟/混合信号域中仿真SNN的神经形态硬件架构，以实现比全数字架构高的数量级的能量效率，然而代价是有限的可扩展性、对噪声的敏感性、复杂的验证和较差的灵活性。另一方面，最先进的数字神经形态架构专注于实现高能量效率（焦耳/突触操作（SOP））或吞吐量效率（SOP/秒/面积），从而导致差的ET效率。在这项工作中，我们提出了THOR，一个全数字神经形态处理器与一个新的存储层次结构和神经元更新架构，解决了能源消耗和吞吐量的瓶颈。我们在28 nm FDSOI CMOS工艺中实现了THOR，我们的布局后结果表明，在0.9 V，400 MHz时，ET效率为7.29 G $\text{TSOP}^2/\text{mm}^2\text{Js}$，这代表了比最先进的数字神经形态处理器提高了3倍。
2022-12-03 cs.AR cs.NE
An Analog Neural Network Computing Engine using CMOS-Compatible Charge-Trap-Transistor (CTT)
University of California, Los Angeles（加州大学洛杉矶分校）；University of California, Irvine（加州大学欧文分校）；National Chiao Tung University（国立交通大学）；Kneron, Inc（Kneron公司）
提出了一种基于CMOS兼容电荷陷阱晶体管（CTT）的模拟神经网络计算引擎。CTT器件用作模拟乘法器。与数字乘法器相比，基于CTT的模拟乘法器显示出显著的面积和功耗降低。建议的计算引擎是由一个可扩展的CTT乘法器阵列和节能的模拟-数字接口。通过实现顺序模拟结构（SAF），引擎混合信号接口得到简化，并且无论阵列大小如何，硬件开销都保持不变。一个概念验证的784 × 784 CTT计算引擎采用台积电28 nm CMOS工艺实现，占用0.68mm2。在500 MHz时钟频率下，模拟性能达到76.8 TOPS（8位），功耗为14.8 mW。作为一个例子，我们利用这个计算引擎来解决一个经典的模式识别问题-分类MNIST数据库上的手写数字，并获得了性能与最先进的全连接神经网络使用8位定点分辨率。
2018-08-09 cs.AR cs.ET cs.LG
Energy Efficient and High Performance Current-Mode Neural Network Circuit using Memristors and Digitally Assisted Analog CMOS Neurons
新兴的纳米级可编程电阻RAM（RRAM）已被确定为实现大脑启发计算硬件的有前途的技术。几种神经网络结构，本质上涉及输入数据向量和存储的网络权重之间的标量积的计算，可以使用与CMOS集成的RRAM的高密度交叉棒阵列来有效地实现。在这样的设计中，CMOS接口可以负责提供输入激励和处理RRAM输出。为了在基于RRAM的神经形态硬件中实现高能量效率以及高集成密度，RRAM-CMOS接口的设计因此可以发挥主要作用。在这项工作中，我们提出了高性能的设计，电流模式CMOS接口的RRAM为基础的神经网络设计。采用电流模式激励作为输入接口，数字辅助电流模式CMOS神经元电路作为输出接口。所提出的技术实现了10倍的能量，以及在文献中采用的传统方法的性能改进。网络级仿真表明，该方案可以实现2个数量级的低能耗相比，数字ASIC实现的前馈神经网络。
2015-12-01 cs.AR cs.ET
An Energy-Efficient Mixed-Signal Neuron for Inherently Error-Resilient Neuromorphic Systems
Purdue University（普渡大学）
本文介绍了卷积神经网络（CNN）的混合信号神经元（MS-N）的设计和分析，并在工作频率、功率和噪声方面将其性能与数字神经元（Dig-N）进行了比较。在类脑计算应用中，采用65 nm CMOS技术的MS-N电路级实现的能效比Dig-N高2-3个数量级，特别是在低频时，因为Dig-N中的许多晶体管泄漏电流很高。利用CNN固有的容错性来处理MS-N的热噪声和闪烁噪声。在MNIST和CIFAR-10数据集上使用内聚电路算法框架进行的系统级分析表明，当带宽中的集成噪声功率约为1 μV2时，MNIST的最坏情况分类错误增加了3%。
2017-10-24 cs.AI cs.AR cs.ET
Spike-based local synaptic plasticity: A survey of computational models and neuromorphic circuits
了解生物神经网络如何使用基于尖峰的局部可塑性机制进行学习，可以导致强大的，节能的，自适应的神经形态处理系统的发展。大量的基于尖峰的学习模型最近已经提出了以下不同的方法。然而，很难评估它们是否以及如何映射到神经形态硬件上，并比较它们的功能和易于实现。为此，在本次调查中，我们提供了一个全面的概述代表性的大脑启发的突触可塑性模型和混合信号CMOS神经形态电路在一个统一的框架。我们回顾历史，自下而上，自上而下的方法来建模突触可塑性，我们确定计算原语，可以支持低延迟和低功耗的硬件实现的尖峰为基础的学习规则。我们提供了一个共同的定义的前和突触后神经元信息的基础上，我们提出的突触可塑性的物理实现的基本要求的局部性原则。基于这一原则，我们比较了这些模型在同一框架内的属性，并描述了混合信号电子电路，实现其计算原语，指出这些构建块如何使高效的片上和在线学习的神经形态处理系统。
2022-11-05 cs.AR cs.NE
Feature extraction without learning in an analog Spatial Pooler memristive-CMOS circuit design of Hierarchical Temporal Memory
Nazarbayev University（纳扎尔巴耶夫大学）
分层时间记忆（HTM）是一种神经形态算法，它模拟类似于新皮质工作原理的稀疏性、分层性和模块性。特征编码是生成稀疏二值模式的重要步骤。这种稀疏性是由HTM初始化阶段的二进制权重和随机权重分配引入的。我们提出了另一种确定性方法的HTM初始化阶段，它连接HTM的权重的输入数据，并保持自然稀疏的输入信息。此外，我们介绍了硬件实现的确定性方法，并将其与传统的HTM和现有的硬件实现。我们测试所提出的方法的人脸识别问题，并表明它优于传统的HTM方法。
2018-03-14 cs.AI cs.AR cs.ET
Hardware-Algorithm Co-design Enabling Processing-in-Pixel-in-Memory (P2M) for Neuromorphic Vision Sensors
针对神经形态视觉传感器像素内模拟MAC操作中电容电荷保持时间受限导致的算法精度与能耗权衡问题，提出硬件-算法协同设计方法，全面分析有限积分时间的影响并改进漏电性能。
2023-10-07 cs.AR eess.IV
Neuromorphic Computing for Low-Power Artificial Intelligence
University of Pennsylvania（宾夕法尼亚大学）
类脑计算通过新型器件模态和计算内存技术，结合类脑的模拟动态和稀疏通信，提升人工智能系统能效与可扩展性，需跨层协同设计新材料、非易失器件及学习算法。
2026-04-06 cs.AI cs.AR
A Reconfigurable Time-Domain In-Memory Computing Macro using FeFET-Based CAM with Multilevel Delay Calibration in 28 nm CMOS
Andrew and Erna Viterbi Faculty of Electrical and Computer Engineering, Technion - Israel Institute of Technology（安德鲁和埃尔纳·维特比电气与计算机工程学院，以色列理工学院）；GlobalFoundries Fab1 LLC and Co. KG（格罗方德Fab1有限责任公司及合伙公司）
本文提出了一种基于FeFET的可重构时域在内存计算宏器件，通过多级延迟校准实现亚纳秒级MAC分辨率，达到2000倍的性能提升，展示了高能效的在内存计算加速器的可行性。
2026-02-09 cs.AR cs.ET
NeuDW-CIM: a 65-nm 0.8-pJ/Sop Reconfigurable Neuromorphic Compute-in-Memory Macro with Nonlinear Dendrites and K-Winners
City University of Hong Kong（香港城市大学）；Southeast University（东南大学）
本文提出NeuDW-CIM，一种65纳米CMOS的高效神经形态存内计算宏单元，通过可重构非线性内存模数转换器实现非线性树突和K胜者模式，在N-MNIST和DVS Gesture数据集上分别达到97.2%和95.5%的准确率，能效为0.8皮焦/突触操作。
2026-06-08 cs.AR
A 0.96pJ/SOP, 30.23K-neuron/mm^2 Heterogeneous Neuromorphic Chip With Fullerene-like Interconnection Topology for Edge-AI Computing
提出一种0.96 pJ/SOP的异构类脑SoC，采用富勒烯状互连拓扑和稀疏计算等技术，在55nm CMOS下实现高神经元密度和低功耗，有效应用于边缘AI计算。
2024-06-03 cs.AR
SNAP-V: A RISC-V SoC with Configurable Neuromorphic Acceleration for Small-Scale Spiking Neural Networks
University of Peradeniya（佩拉德尼亚大学）
SNAP-V是一种基于RISC-V的神经形态SoC，通过两种加速器变体实现小规模SNN的高效推断，具备低功耗和高能效的特点。
2026-03-12 cs.AR cs.NE
Improving Dependability of Neuromorphic Computing With Non-Volatile Memory
随着工艺技术继续积极地扩展，由于负偏置温度不稳定性（NBTI）和时间依赖性介电击穿（TDDB）导致的神经形态硬件中的电路老化正在成为关键的可靠性问题，并且当使用非易失性存储器（NVM）用于突触存储时，预计会激增。这是因为NVM需要高电压和电流来访问其突触权重，这进一步加速了神经形态硬件中的电路老化。目前的可靠性鉴定方法过于保守，因为它们估计电路老化考虑最坏情况下的工作条件和不必要的约束性能。本文提出了RENEU，一个面向可靠性的方法映射机器学习应用程序的神经形态硬件，在不影响关键的性能指标，如硬件上的这些应用程序的执行时间，提高系统范围的可靠性的目的。RENEU的基础是一种新的配方的老化的CMOS为基础的电路在神经形态硬件考虑不同的故障机制。使用这个公式，RENEU开发了一个系统范围内的可靠性模型，该模型可以在设计空间探索框架内使用，涉及神经元和突触到硬件的映射。为此，RENEU使用粒子群优化（PSO）的实例来生成在性能和可靠性方面是帕累托最优的映射。我们评估RENEU使用不同的机器学习应用程序的国家的最先进的神经形态硬件与NVM突触。我们的研究结果表明，平均38%的电路老化减少，导致平均18%的硬件寿命的改善相比，目前的做法。与以性能为导向的最先进技术相比，RENEU仅引入了5%的边际性能开销。
2020-06-10 cs.AR cs.ET cs.NE
Neuro-memristive Circuits for Edge Computing: A review
Nazarbayev University（纳扎尔巴耶夫大学）；University of California Berkeley（加州大学伯克利分校）
连接到互联网的传感器网络不断增长，其产生的数据量、准确性、可变性和速度对云计算基础设施的电源管理、可扩展性和可持续性提出了挑战。在较低功率要求下提高边缘计算设备的数据处理能力可以减少云计算解决方案的若干开销。本文提供了可以集成到边缘计算设备中的神经形态CMOS忆阻架构的综述。我们讨论了为什么神经形态架构对边缘设备有用，并展示了用于边缘计算的神经忆阻电路领域的优点，缺点和开放问题。
2018-11-28 cs.AI cs.AR cs.ET
The SpiNNaker2 chip: a many-core platform for flexible and scalable brain-inspired computing
TU Dresden（德累斯顿工业大学）
研究旨在借助SpiNNaker2芯片弥合深度网络与神经形态计算差距。核心方法是该芯片集成多种元件与接口。主要贡献为展示其在多种工作负载下的性能效率，支持大规模脉冲神经网络，且低功耗可探索多种计算模式，是通用硬件平台。
2026-07-28 cs.AI cs.AR cs.DC
MorphAtt: A Neuromorphic Accelerator for Efficient Multi-Head Attention Processing in Spiking Vision Transformers
New York University（纽约大学）；University of Tehran（德黑兰大学）
针对脉冲视觉Transformer推理能效低的问题，提出神经形态加速器MorphAtt，通过级联硬件模块优化多头自注意力处理，在32nm工艺下实现20.3-29.1 TOPS/W能效，优于现有技术。
2026-09-29 cs.AR cs.LG cs.NE
Field-Programmable Crossbar Array (FPCA) for Reconfigurable Computing
几十年来，根据摩尔定律，CMOS晶体管的缩放直接推动了电子技术的进步。然而，CMOS缩放和经典的计算机体系结构都正在接近基本和实用的极限，而基于新兴设备（例如阻性随机存取存储器（RRAM）设备）的新计算体系结构预计将维持计算能力的指数级增长。在这里，我们提出了一种新的内存为中心的，可重新配置的，通用的计算平台，能够处理爆炸性的数据量在一个快速和节能的方式。所提出的计算架构基于统一的、物理的、电阻性的、以存储器为中心的结构，该结构可以被最佳地重新配置并用于以大规模并行方法执行不同的计算和数据存储任务。通过动态地分配用于存储、算术和包括类脑计算任务的模拟计算的基本计算结构，可以定制系统以基于数据流实现最大能量效率。
2017-07-20 cs.AR cs.ET cs.NE
Quantum-Driven Neuromorphic Computing for Million-Qubit-Scale Workloads
Dynex Holding Establishment；Surrey Institute for People-Centred Artificial Intelligence, Faculty of Engineering and Physical Sciences, University of Surrey（萨里大学工程与物理科学学院以人为本的人工智能研究所）
本文提出Apollo，一种室温运行的万节点p量子比特神经形态处理器，通过集成量子熵源实现超快随机转换，在自旋玻璃基准测试中达到低于低温量子退火硬件的基态能量。
2026-06-12 cs.AR quant-ph
A PVT-Resilient Subthreshold SRAM-Based In-Memory Computing Accelerator with In-Situ Regulation for Energy-Efficient Spiking Neural Networks
Institute of Electronics, National Yang Ming Chiao Tung University（国立阳明交通大学电子研究所）
本文提出一种子阈值 SRAM 基内存计算加速器，通过在 situ 电流传感器和分布式电压调节器，实现高能效的脉冲神经网络处理，提升能效和抗变异性。
2026-05-01 cs.AR
Bit Parallel 6T SRAM In-memory Computing with Reconfigurable Bit-Precision
提出了一种基于6 T SRAM单元的位并行存内计算（IMC）结构，以支持多种位精度可重构的计算。在所提出的技术中，位线计算是由BL升压电路，这可以减少BL计算延迟的短WL执行。通过在每个近存储器电路之间执行进位传播，还通过具有低延迟的迭代操作来实现位并行复杂计算。此外，还支持基于进位传播大小的可重配置位精度。我们的128 KB在/近存储器计算架构已实现使用28 nm CMOS工艺，它可以实现2.25GHz的时钟频率在1.0V的5.2%的面积开销。该结构的并行加法和乘法运算分别达到0.68、8.09 TOPS/W。此外，所提出的工作还支持宽范围的电源电压，从0.6V到1.1V。
2020-08-03 cs.AR
A 32-channel event-based bio-signal analog front-end with adaptive delta and pulse frequency encoding
Institute of Neuroinformatics, University of Zurich and ETH Zurich（苏黎世大学与苏黎世联邦理工学院神经信息学研究所）
本文提出一种用于生物医学信号采集和编码的32通道基于事件的AFE专用集成电路，具有双模编码机制，aADM编码器可实时自适应调整编码数据速率，实现高数据压缩，为脑机接口神经信号自适应无线通信和在线处理提供支持。
2026-07-15 cs.AR cs.NE
Automated Information Flow Analysis for Integrated Computing-in-Memory Modules
本文针对集成存内计算模块的神经形态系统缺乏信息流分析能力的问题，提出可集成到现有工具套件的NVM信息流协议，并通过分析敏感信号流经忆阻交叉开关的路径揭示现有混合信号IFA框架的局限，最后系统讨论了其优缺点。
2023-04-12 cs.AR cs.CR cs.ET
