A Multi-chain Measurements Averaging TDC Implemented in a 40 nm FPGA
本文介绍了一种在40 nm工艺Virtex-6 FPGA上实现的高精度、高分辨率时间数字转换器（TDC）。多链测量平均结构用于克服由普通单抽头延迟链的固有单元延迟决定的分辨率限制。该结构提高了图像的分辨率和精度。在这种TDC中，输入信号同时连接到多个抽头延迟链（链数为M），并且每两个相邻链之间存在固定延迟单元。每个抽头延迟链只是一个普通的TDC，并且应该为命中输入信号生成TDC时间，因此对于命中信号应该获得总共M个TDC时间值。在平均之后，获得最终TDC时间。采用8个并联抽头延迟链实现了具有3 ps分辨率（即bin大小）和6.5 ps精度（即RMS）的TDC。采用单抽头延迟链的普通TDC可获得24 ps的分辨率和18 ps的精度。
2014-06-15 hep-ex physics.ins-det
Cross-Detection and Dual-Side Monitoring Schemes for FPGA-Based High-Accuracy and High-Precision Time-to-Digital Converters
本研究提出基于FPGA的CD-DSM TDC设计，通过交叉检测减少气泡并利用双侧监测校准，实现了6.1 ps平均bin大小和3.8 ps均方根，显著提升了时间分辨率、线性度与稳定性。
2024-10-12 eess.SP physics.ins-det physics.med-ph
A high resolution multi-phase clock Time-Digital Convertor implemented on Kintex-7 FPGA
时间数字转换器（TDC）的目的是测量脉冲信号前沿的到达时间。我们最近的工作提出了一个高分辨率的多相TDC的基础上Kintex-7现场可编程门阵列（FPGA）器件。采用一个简单的基于I/O tile的循环输入缓冲器周期性地振荡输入信号，然后采用一个基于ISERDES内核的625 ps bin大小的多相TDC完成多次测量，以获得更高的分辨率性能。在本文中，设计概念，体系结构，以及内核实现的考虑都进行了讨论。为了评估TDC的性能，我们建立了一个基于Kintex-7 FPGA的验证系统。初步测试结果表明，TDC的有效面元尺寸从625 ps减小到78.125 ps，双通道时间分辨率优于35 ps RMS。
2020-10-13 physics.ins-det
A Fast Improved Fat Tree Encoder for Wave Union TDC in an FPGA
到目前为止，在基于FPGA的TDC设计中，波形合并方法可以获得最佳的时序性能。然而，在这样的结构中应保证非温度计码到二进制码（NTH 2B）编码过程应在仅一个系统时钟周期内完成。因此，考虑到高速要求，NTH 2B编码器的实现是相当具有挑战性的。此外，高分辨率的波形联合TDC还要求编码器将超宽输入码转换为二进制码。我们提出了一种快速改进的胖树编码器（IFTE），以满足这样的要求，其中气泡误差抑制也被集成。利用该编码器方案，在Xilinx Virtex 5系列FPGA中实现了有效值为7.7ps、有效面元为3.8ps的波并TDC。实现了276位非温度计码到9位二进制码转换的编码时间为8.33 ns。对波联发射器的振荡周期以及TDC的整体性能进行了一系列测试，测试结果表明IFTE工作良好。实际上，在该编码器的实现中，不需要手动路由或特殊约束;因此，该IFTE结构也可以进一步应用于其他基于延迟链的FPGA TDC。
2013-03-27 cs.AR physics.ins-det
Subnanosecond Time-to-Digital Converter Implemented in a Kintex-7 FPGA
时间数字转换器（TDC）用于各种领域，包括高能物理。在现场可编程门阵列（FPGA）中实现TDC的一个优点是逻辑修改的灵活性，这有助于应对实验条件的变化。最新的FPGA使得实现时间分辨率小于10 ps的TDC成为可能。另一方面，各种漂移室需要O（0.1）ns的时间分辨率，并且简单且易于实现的TDC对于鲁棒操作是有用的。本文在Xilinx Kintex-7 FPGA中实现了一个8通道TDC，其可变bin大小低至0.28 ns，并进行了测试。TDC基于多频方案，四相位时钟与外部参考时钟同步。如果有稳定的参考时钟，则不需要校准仓大小，这在高能物理实验中很常见。根据通道的不同，0.28 ns仓大小的差分非线性的标准偏差为0.13-0.31。性能对温度的依赖性可以忽略不计。功耗和潜在的扩展通道的数量进行了讨论。
2018-01-13 physics.ins-det
Electronics of Time-of-flight Measurement for Back-n at CSNS
Back-n是中国空间中子源（CSNS）的一个白中子实验装置。一次质子束流的时间结构使飞行时间法完全适用于中子能量测量。我们在为Back-n中的所有七个探测器设计的通用读出电子学上实现了TOF测量的电子学。该电子设备基于PXIe（Peripheral Component Interconnect Express eXtensions for Instrumentation）平台，该平台由FDM（Field Digitizer Modules）、TCM（Trigger and Clock Module）和SCM（Signal Conditioning Module）组成。与CSNS加速器同步的T0信号表示来自靶的中子发射。这是时间戳的开始。触发器和时钟模块（TCM）接收T0信号，并基于PXIe背板总线将T0信号分配给每个FDM。同时，检波器信号经调理后送入频分复用器进行波形数字化。信号的第一个采样点是时间戳的停止点。根据起始、终止时间戳和信号超过阈值的时间，可以获得总飞行时间。在TCM上实现了基于FPGA的TDC，以精确获取异步T0信号与全局同步时钟相位之间的时间间隔。在频分复用器上还设计了一个基于FPGA的TDC，可以精确地获取T0到达频分复用器与探测器信号第一个采样点之间的时间间隔，离线获取信号的过阈值时间。这种用于TOF测量的方法是有效的，并且不需要额外的模块。测试结果表明，T…
2018-06-25 eess.SP physics.ins-det
FPGA-based TDC for SiPM Timing and Amplitude Measurements
Instituto de Ciencias Físicas, UNSAM-CONICET（物理科学研究所，UNSAM-CONICET）
本研究设计了一款基于Artix-7 XC7A35T FPGA的双通道TDC，可实现SiPM的定时与幅度测量，时间分辨率为$(19\pm1)$ ps，经测试可在不同模式下稳定工作，适用于光子计数相关场景。
2026-09-01 physics.ins-det
Towards implementing multi-channels, ring-oscillator-based, Vernier time-to-digital converter in FPGAs: key design points and construction method
对于TOF正电子发射断层成像（TOF PET）探测器，时间-数字转换器（TDC）对于解决光子对的符合时间至关重要。最近，我们的团队报道了一种高效的TDC结构，称为基于环形振荡器（RO）的游标TDC使用进位链。该方法具有线性度误差小、资源消耗少等优点，具有很好的应用前景.然而，实现复杂度相当高，尤其是当移动到多通道TDC设计时，因为该方法需要对编译软件的初始拟合结果进行手动干预。在本文中，我们阐述了实现高性能的多通道TDC的这种同时保持最低的实现复杂度的关键点。此外，我们提出了一种高效的精细时间序列构建方法，称为周期差记录，它只需要最多31次调整试验，以获得目标TDC分辨率。为了验证本文提出的技术，我们建立了一个32通道TDC上的Stratix III FPGA芯片，并充分评估其性能。码密度测试结果表明，32个TDC通道的分辨率在23 ps ~ 37 ps之间，微分非线性（DNL）在-0.4 LSB ~ 0.4 LSB之间，积分非线性（INL）在-0.7 LSB ~ 0.7 LSB之间。本文的研究大大降低了基于RO的进位链TDC的设计难度，对实际应用具有重要的推动作用。
2017-06-09 hep-ex physics.ins-det
Cryogenic loss monitors with FPGA TDC signal processing
辐射硬氦气电离室能够在真空中工作的温度范围从5 K到350 K已经设计，制造和测试，并将在费米实验室的超导辐射束测试设施的低温恒温器内使用。腔室容器由不锈钢制成，并且所使用的所有材料（包括密封件）已知是抗辐射的并且适合于在5 K下操作。这些电离室设计用于测量高达30 kRad/hr的辐射，灵敏度约为1.9 pA/（Rad/hr）。利用循环积分电流频率转换器测量信号电流，以实现低电流和宽动态范围所需的测量能力。采用基于FPGA的时间-数字转换器（TDC）来测量从循环积分器输出的脉冲之间的时间间隔的新颖方案，以确保快速的束流损失响应以及优于10位的电流测量分辨率。本文将描述所获得的结果，并强调所使用的处理技术。
2012-09-28 physics.acc-ph physics.ins-det
A 96-Channel FPGA-based Time-to-Digital Converter
我们描述了一个基于FPGA的，96通道，时间-数字转换器（TDC）打算与中央外跟踪器（COT）在CDF实验在费米实验室Tevatron使用。COT系统由315个TDC卡进行数字化和读出，每个TDC卡服务于腔室的96条线。TDC物理配置为9 U VME卡。该功能几乎完全在两个Altera Stratix FPGA的固件中编程。该器件的特殊功能包括840 MHz LVDS输入、多个锁相时钟模块和丰富的内存。TDC系统的输入分辨率为1.2 ns。每个输入每次碰撞最多可以接受7次命中。时间-数字转换是通过首先对96个输入中的每一个进行1.2 ns仓采样并填充循环存储器来完成的;然后将输入数据中逻辑转换（边沿）的存储器地址转换为COT脉冲的到达时间和宽度。深度为5.5 $μ$ s的内存流水线允许在第一级触发器中进行无死区操作。TDC VME接口允许一个板条箱中多个电路板的64位链式块传输，传输速率高达47 Mbytes/sec。TDC还包含一个单独编程的数据路径，可在每次Tevatron交叉时产生提示触发数据。给出了TDC的完整设计和多卡测试结果。物理简单性确保低维护;固件中的功能允许为其他应用程序重新编程。
2005-02-11 hep-ex physics.ins-det
Photon counting with photon number resolution through superconducting nanowires coupled to a multi-channel TDC in FPGA
本文介绍了一种系统，用于测量光子统计和光子定时在少光子制度下降到单光子水平。该测量系统是基于超导纳米线单光子探测器和时间数字转换器实现到一个可编程的设备。这些设备的组合在分辨率和对实际实验条件的适应性方面为系统提供了高性能。作为应用的例子，我们给出了相干态光子统计的测量。在这个测量中，我们利用八阶单光子关联来高保真地重建平均光子数高达4的相干态的统计。该处理是通过一个时间数字转换器（TDC）架构，还托管一个异步相关数字计数器（ACDC）在现场可编程门阵列（FPGA）设备中实现，并专门设计用于多通道使用的性能优化的手段。
2018-04-03 physics.app-ph physics.ins-det physics.optics
Low resource FPGA-based Time to Digital Converter
时间数字转换器（TDC）是粒子物理实验中非常常用的器件。可以采用许多“现成的”TDC，但是定制数据采集（DAQ）系统的必要性使得在现场可编程门阵列（FPGA）上实现的TDC是理想的。到目前为止，开发的大多数架构都是基于精度低至10 ps的抽头延迟线，这需要管理高FPGA资源使用率和非线性问题。通常这种精度是不必要的;在这种情况下，具有低资源占用的TDC架构是优选的，允许在同一设备上实现数据处理系统和其他实用程序。为了重建KLOE-2（KLOng实验2）中高能标记器（HET）标记的伽马-伽马物理事件，我们需要测量电子和正电子从KLOE-2相互作用点（IP）到我们的标记站（相距11 m）的飞行时间（TOF）。所需的分辨率必须优于聚束间距（2.7 ns）。在Xilinx Virtex-5 FPGA上实现了32通道TDC，精度为255 ps，非线性度低，同时实现了嵌入式数据采集系统和KLOE-2在线FARM接口。
2012-12-08 hep-ex physics.ins-det
Development of a 100 ps TDC based on a Kintex 7 FPGA for the High Granular Neutron Time-of-Flight detector for the BM@N experiment
本文为 BM@N 的 HGND 研制基于 Kintex 7 FPGA、100 ps bin 宽度的 LVDS 4 倍异步过采样 TDC，并通过电子束验证其时间分辨率与商用数字化仪相当。
2024-01-22 hep-ex physics.ins-det
Design of TDC ASIC based on Temperature Compensation
根据CSNS的要求，本文采用TSMC 180nm工艺设计了一款具有温度补偿功能的TDC芯片。以bufx8延迟单元为主要方式，在每一级延迟线上通过bufx8单元对输入信号线进行延迟，实现基波测量功能。通过片内锁相环，两个固定延迟的标准脉冲的时间间隔不随温度的变化而变化。然后，将两个标准脉冲送到TDC内部延迟线，并测量它们的值。并将实测值与标准值进行比较。根据比较和判决切换的结果，重构了延迟线的结构，同时记录了延迟线的电平。可以保证在当前温度下，有效延迟线的总长度尽可能接近时钟周期。设计完成后对芯片进行了测试。实验结果表明，在1.8V电源电压下，TDC ASIC的时间分辨率为73ps，而在85 $^\circ$和0 $^\circ$时，TDC ASIC的时间分辨率分别为103ps和62ps。
2018-06-26 cs.OH physics.ins-det
Implementation of sub-nanoseconds TDC in FPGA: applications to time-of-flight analysis in muon radiography
飞行时间（tof）技术是高能物理中确定粒子传播方向的标准技术。由于粒子速度通常接近光速c，并且探测器的典型尺寸为米级，因此最先进的TOF技术应该达到亚纳秒的计时分辨率。在已经可用的各种技术中，最近开发的环形振荡器TDC的，在低成本FPGA中实现的，具有非常有趣的品质因数，因为可以用有限的处理资源实现非常好的定时性能。这个问题与无人驾驶传感器应该具有尽可能低的功耗的应用有关。本文详细介绍了这种飞行时间技术在地质体μ子层析成像中的应用。μ子层析成像的目的是通过探测大气μ子通量的衰减来测量密度变化和绝对密度。当测量的通量变得非常低时，识别的噪声源来自在指向地质体的方向上撞击检测器的向后传播的粒子。因此，基于tof信息的通过和返回粒子之间的分离是断层摄影分析和随后预测的关键参数。
2013-10-16 physics.geo-ph physics.ins-det
The GANDALF 128-Channel Time-to-Digital Converter
GANDALF 6 U-VME 64 x/VXS模块设计用于高能和核物理实验中的各种读出任务，特别是CERN的COMPASS实验。可交换夹层卡允许在非常不同的应用中使用该系统，例如模数或时间数字转换、重合矩阵形成、快速模式识别或快速触发生成。在此基础上，我们提出了一个128通道的TDC，它是在一个单一的Xilinx Virtex-5 FPGA实现使用移位时钟采样方法。在这个概念中，每个输入信号由16个触发器使用等距相移时钟连续采样。与以前的FPGA设计相比，通常基于延迟线，包括几个TDC通道的分辨率在10 ps的顺序，我们的设计允许在一个单一的FPGA中实现大量的TDC通道的分辨率为64 ps。FPGA结构内逻辑元件的可预测放置和统一布线是该设计的一个特殊挑战。我们目前的时间分辨率和非线性的TDC读出系统的测量结果。
2011-12-19 hep-ex physics.ins-det
Delay Time Characterization on FPGA: A Low Nonlinearity, Picosecond Resolution Time-to-Digital Converter on 16-nm FPGA using Bin Sequence Calibration
本文在16纳米FPGA上实现皮秒级时间数字转换器，提出偏序重建和迭代时间bin交织两种硬件无关后处理技术，以低硬件开销显著提升分辨率和线性度。
2025-11-05 cs.AR physics.ins-det quant-ph
High-resolution time-to-digital converters (TDCs) with a bidirectional encoder
提出了一种基于波合并（四边WU A）、双采样和子TDL方法的高分辨率时间数字转换器（TDC），并在16 nm Xilinx UltraScale+现场可编程门阵列（FPGA）上实现。我们结合了WU和双采样技术来实现高分辨率。此外，我们使用子TDL方法和所提出的双向编码器来抑制气泡，并有效地编码四跳变伪温度计码。实验结果表明，在450MHz采样时钟下，所设计的TDC在最佳情况下可达到0.4ps的分辨率和3.06ps的RMS精度。这些特性使得该设计适用于粒子物理学、生物医学成像（例如正电子发射断层成像、PET）和通用科学仪器。
2022-08-29 physics.ins-det
FPGA-based trigger system for the Fermilab SeaQuest experiment
SeaQuest实验（Fermilab E906）探测了在高速率环境中120 GeV/c质子-核子相互作用中产生的高能μ+和μ-对。触发系统由多个闪烁体阵列和一组基于现场可编程门阵列（FPGA）的VME总线模块组成。每个FPGA使用时间-数字转换器（TDC）固件以1 ns分辨率对来自最多96个描迹器通道的信号进行数字化。TDC输出的延迟可以以1 ns的步长逐通道调整，然后与射束RF时钟重新对齐。然后，针对预定的触发矩阵来检查描迹仪平面上的命中图案，以识别候选μ子轨道。候选径迹的信息被发送到第二级基于FPGA的径迹相关器，以找到候选的双μ子事件。介绍了基于FPGA的SeaQuest实验触发系统的设计与实现。
2015-09-16 nucl-ex physics.ins-det
A 64-Channel Precision Time-to-Digital Converter with Average 4.77 ps RMS Implemented in a 28 nm FPGA
本文在Xilinx Kintex-7 FPGA中基于TDL和WU-A技术开发了64通道TDC，实现3 ps量级平均分辨率与4.77 ps平均RMS精度，并提出在线处理方案解决时钟区域偏斜导致的气泡问题。
2024-12-24 hep-ex physics.ins-det
FPGA-based Time to Digital Converter and Data Acquisition system for High Energy Tagger of KLOE-2 experiment
为了重建KLOE-2（KLOng实验2）中高能标记器（HET）标记的伽马-伽马物理事件，我们需要测量电子和正电子从KLOE-2相互作用点（IP）到我们的标记站（相距11 m）的飞行时间（TOF）。所需的分辨率必须优于聚束间距（2.7 ns）。我们已经开发和实现了Xilinx Virtex-5 FPGA的时间数字转换器（TDC）与625 ps的分辨率（LSB）随着嵌入式数据采集系统和接口的KLOE-2的在线FARM。我们将简要描述TDC和数据采集（DAQ）系统的体系结构。将提供关于用于降低数据吞吐量的零抑制算法的更多细节。
2012-05-30 hep-ex physics.ins-det
A time-to-digital converter with steady calibration through single-photon detection
Università degli Studi di Padova（帕多瓦大学）；Padua Quantum Technologies Research Center, Università degli Studi di Padova（帕多瓦量子技术中心，帕多瓦大学）；Istituto Nazionale di Fisica Nucleare (INFN) – sezione di Padova（意大利国家核物理研究所（INFN）帕多瓦分部）
本研究提出了一种基于FPGA的时间到数字转换器，通过单光子检测实现稳定校准，具有低抖动和高稳定性，适用于量子密钥分发等应用。
2026-02-25 eess.SP physics.ins-det quant-ph
Implementation of A Nanosecond Time-resolved APD Detector System for NRS Experiment in HEPS-TF
本文介绍了一种用于高能光子源实验装置（HEPS-TF）核共振散射（NRS）实验的纳秒时间分辨APD探测器系统。探测器系统由APD传感器、快速前置放大器和TDC读出电路三部分组成。为了提高接收立体角和量子效率，C30703 FH APD（由Excelitas制造）被用作探测器的传感器。C30703 FH的有效感光面积为10 × 10 mm 2，吸收层厚度为110 μm。设计了增益为59 dB、带宽为2 GHz的快速读出电路，用于读出C30703跳频APD输出的微弱信号。探测器系统可以工作在单光子测量模式，因为双光子晶体增加了信噪比。该TDC采用FPGA多相法实现，分辨率为1 ns。两个启动触发之间的所有散射事件的到达时间可以由FPGA TDC记录。在14.4keV的X射线能量下，所研制的探测器（APD传感器+快速放大器）的时间分辨率（FWHM）为0.86ns，整个探测器系统（APD传感器+快速放大器+ TDC读出电路）的时间分辨率为1.4ns。
2016-09-18 physics.ins-det
An Arbitrary Time Interval Generator Base on Vernier Clocks with 0.67 ps Adjustable Steps Implemented in FPGA
本文提出一种基于级联PLL生成双游标时钟的纯数字方案，在低成本FPGA上实现0.67 ps和0.97 ps的精细时间间隔可调步进，解决了延迟单元方案步进受限且易受温压影响的问题。
2025-02-07 physics.ins-det
Multichannel FPGA based MVT system for high precision time (20~ps~RMS) and charge measurement
本文提出了一种基于FPGA的$M$多电压$T$阈值（MVT）系统，它允许在电压和时间域对快速信号（$1-2$ ns上升沿和下降沿）进行采样。利用一种简单的方法，可以实现$20$ ps RMS的时间测量精度，并重建信号的电荷，与实际值的偏差小于10 $\%$。利用FPGA芯片的差分输入作为比较器，并在FPGA内部实现TDC，使我们能够实现一个紧凑的多通道系统，其特点是低功耗和低生产成本。本文介绍了由192路TDC板和四个夹层卡组成的系统的实现和功能。该板已被用来验证一个新开发的飞行时间正电子发射断层扫描系统的基础上塑料散热器。$σ$（TOF）$\approx 68$ ps的实现的全系统时间分辨率相对于当前TOF-PET系统好两倍。
2017-07-12 hep-ex physics.ins-det physics.med-ph
A two-stage time-stretching TDC with discrete components
本文提出一种基于分立元件的两级时间拉伸TDC，利用电容充放电和100 MHz时钟实现低于100 ps分辨率，转换时间低于300 ns，为ASIC实现和粒子物理实验提供低成本方案。
2025-05-27 hep-ex nucl-ex physics.ins-det
An FPGA Based Fast Linear Discharge Method for Nuclear Pulse Digitization
受Wilkinson ADC方法的启发，本文提出了一种基于FPGA的快速线性放电方法，用于核脉冲信号的数字化。该方案利用恒流源将输入电流脉冲积分后的电容电荷放电，从而将输入核脉冲的幅度线性转换为时间宽度。由于FPGA实现了TDC的高精度测量，可以通过增大放电电流值来缩短放电时间，从而获得小的死区时间测量值。我们实现了一个单通道快速线性放电电路，它只包含一个双电源放大器，两个电阻和一个电容。其余部分可以在FPGA（现场可编程门阵列）中实现。传感器的漏电流会引起基线缓慢漂移，影响测量精度。我们的方法在不损失测量线性度的情况下解决了这个问题。我们已经建立了电路和实验装置进行评估。用它们测量了PMT与LYSO和LaBr_3晶体耦合的PET探测器的能谱，能量分辨率分别为12.67%和5.17%。测试结果表明，该电路结构简单，工作稳定，有利于多通道集成。
2018-06-07 physics.ins-det
Design and evaluation of a FPGA-ADC prototype for the PET detector based on LYSO Crystals and SiPM arrays
本研究的目的是设计和评估一个简单的自由运行的模拟-数字转换器（ADC）的现场可编程门阵列（FPGA）设备的基础上完成的能量和位置读出的硅光电倍增器（SiPM）阵列的应用程序作为PET扫描仪。这种基于进位链时间-数字转换器（TDC）的FPGA ADC在Kintex-7 FPGA上实现，仅由一个片外电阻组成，因此在提高系统集成度和降低成本方面比商用芯片具有更大的优势。本文提出了一种基于FPGA ADC的前端电子学原型，并讨论了设计原理和实现考虑。使用8 × 8（晶体尺寸：4 × 4 × 15 mm 3）和12 × 12（晶体尺寸：2.65 × 2.65 × 15 mm 3）分段LYSO晶体与在22 Na点源激发下的8 × 8 SiPM（J系列，来自ON Semiconductor）阵列耦合进行实验。初始测试结果表明，校正后的两个探测器的能量分辨率为13.2%和13.5%左右，在511 keV，和洪水直方图的轮廓显示了清晰的可视化的离散闪烁体元件。所有测量均在室温（~25度）下进行，无需额外冷却
2021-08-18 physics.ins-det
FPGA-based digitizer for BGO-based time-of-flight PET
提出一种基于FPGA的BGO飞行时间PET数字化仪，独立处理闪烁与切伦科夫光子，结合TOT与TDC方法实现精确能量和时间测量，性能与示波器相当且具备多通道可扩展性。
2024-10-12 physics.ins-det physics.med-ph
Test-Jig for production testing of RPC-DAQ modules in INO-ICAL Experiment
针对INO-ICAL实验中大量RPC-DAQ模块的生产测试需求，开发了基于FPGA的自动化测试夹具，通过生成多种测试模式模拟探测器信号并同步验证接收数据，实现了模块功能的快速验证与调试，显著缩短了调试时间。
2025-03-03 physics.ins-det
Sampling FEE and Trigger-less DAQ for the J-PET Scanner
在本文中，我们提出了一个完整的数据采集系统（DAQ）连同读出机制的J-PET断层扫描仪。通常，探测器读出链由前端电子器件（FEE）、时间-数字或模数转换器（TDC或ADC）等测量设备、数据收集器和存储器构成。我们已经开发出一种系统，能够保持连续读出的数字化数据，而无需初步选择。这种操作模式导致高达8 Gbps的数据流，因此需要引入专门的模块用于在线事件构建和特征提取。配备Xilinx Zynq SoC和16个光收发器的中央控制器模块可作为真正的实时计算设施。我们的连续数据记录解决方案（无缓存）是此类检测器系统中的一种新方法，可确保大部分信息保存在存储器中，以供进一步的高级处理。信号鉴别采用了一种独特的方法，即使用FPGA结构中的LVDS缓冲器。
2016-02-17 physics.ins-det
