MigrantStore: Leveraging Virtual Memory in DRAM-PCM Memory Architecture
随着DRAM规模的即将放缓，相变存储器（PCM）正在成为主存储器技术的主要替代品。虽然PCM由于各种技术特定的优点而实现了低能耗，但PCM比DRAM慢得多（特别是写入），并且在磨损之前可以承受更少的写入。以前的工作建议使用一个大的，基于DRAM的硬件缓存来吸收写入，并提供更快的访问。然而，由于无效的缓存块被驱逐之前，足够的访问次数，硬件缓存招致显着的开销在能源和带宽，两个关键，但在现代多核稀缺的资源。由于使用硬件检测和删除这种无效的缓存将导致额外的硬件成本和复杂性，我们利用操作系统虚拟内存支持这一目的。我们提出了一个DRAM PCM混合存储器架构，操作系统迁移页面的需求从PCM到DRAM。我们将内存中的DRAM部分称为MigrantStore，它包含两个概念。首先，为了减少无效迁移的能量、带宽和磨损开销，我们提出了迁移滞后。其次，为了减少良好的替换策略的软件开销，我们提出了最近访问的页面ID（RAPid）缓冲区，一个硬件缓冲区来跟踪最近访问的MigrantStore页面的地址。
2015-04-16 cs.AR
A Memory Controller with Row Buffer Locality Awareness for Hybrid Memory Systems
非易失性存储器（NVM）是一类有前途的可扩展存储器技术，可以在相同的成本点上提供比DRAM更高的容量。遗憾的是，NVM的访问延迟和能量通常高于DRAM，而NVM的耐久性较低。许多DRAM-NVM混合存储器系统使用DRAM作为NVM的高速缓存，以实现DRAM的低访问延迟、低能量和高耐久性，同时利用NVM的大容量。混合存储器系统的一个关键问题是在DRAM中缓存什么数据，以最好地利用每种技术的优点，同时尽可能避免每种技术的缺点。我们提出了一种新的存储器控制器的设计，提高混合存储器的性能和能源效率。我们观察到DRAM和NVM组都采用行缓冲器，行缓冲器充当最近访问的存储器行的高速缓存。作为行缓冲器命中的访问在DRAM和NVM两者中引起类似的延迟（和能量消耗），而作为行缓冲器未命中的访问在NVM中比在DRAM中引起更长的延迟（和更高的能量消耗）。为了利用这一点，我们设计了一个策略，高速缓存频繁地在NVM行缓冲区到DRAM中的未命中的重复使用的数据。我们的策略跟踪NVM中最近使用的行的行缓冲器未命中计数，并在DRAM中缓存预测将引起频繁的行缓冲器未命中的行。我们提出的政策还考虑到高写延迟的NVM，除了行缓冲区的地方，更有可能的地方写密集的页面在DRAM中，而不是NVM。
2018-04-30 cs.AR
CLR-DRAM: A Low-Cost DRAM Architecture Enabling Dynamic Capacity-Latency Trade-Off
DRAM是流行的主存技术，但其较长的访问延迟会限制许多工作负载的性能。尽管现有技术提供了减少DRAM访问延迟的DRAM设计，但是其减少的存储容量阻碍了需要大存储器容量的工作负载的性能。由于容量-延迟的权衡在设计时是固定的，因此以前的工作无法在非常不同和动态的工作负载需求下实现最大性能。本文提出了容量-延迟-可重配置DRAM（CLR-DRAM），一种新的DRAM架构，使动态的容量-延迟权衡在低成本下。CLR-DRAM允许动态重新配置任何DRAM行，以在两种操作模式之间切换：1）最大容量模式，其中每个DRAM单元单独操作以实现与密度优化的商品DRAM芯片大致相同的存储密度，以及2）高性能模式，其中DRAM行中的两个相邻DRAM单元和它们的读出放大器被耦合以作为单个低-延迟逻辑单元由单个逻辑读出放大器驱动。我们通过在每个DRAM子阵列中添加隔离晶体管来实现CLR-DRAM。我们的评估表明，CLR-DRAM可以提高系统性能和DRAM的能耗分别为18.6%和29.7%，平均与四核多编程工作负载。我们相信，CLR-DRAM为系统开辟了新的研究方向，以适应工作负载的多样化和动态变化的内存容量和访问延迟需求。
2020-05-26 cs.AR
Prefetcher-based DRAM Architecture
处理器技术的进步使处理数据密集型工作负载变得容易，但限制主内存的进步造成了性能瓶颈。在DRAM中，随着单元密度的增加，DRAM访问延迟得到了改善，并且每位成本降低。但是DRAM数据传送率仍然落后于当前一代处理器的处理速度。由于基于硬件的内存改进一直在以较慢的速度进行，为了应对高端处理器，预测技术，替换策略等架构级改进是主要主题。在最近的研究领域中，数据预测是一个热门话题，因为正确的预测可以通过使用数据访问趋势和行为预先预测数据来减少多余的存储器访问量，从而提高性能。虽然预测技术已经在大多数计算机体系结构中实现，但我们建议在DRAM级体系结构（如TL-DRAM和CROW）中实现数据预测。这两种方法都将DRAM分配到不同的部分，这些部分包含更快的较小部分和包含大量数据但相对较慢的较大部分。我们希望在这些存储器部分之间使用数据预测，以将预测的数据传输到更快的部分，从而通过减少存储器访问时间来提高整体性能。
2021-05-21 cs.AR
Understanding and Improving the Latency of DRAM-Based Memory Systems
在过去的二十年中，主存的存储容量和访问带宽分别提高了128倍和20倍。这些改进主要是由于DRAM（动态随机存取存储器）的持续技术扩展，DRAM一直被用作主存储器的物理基板。与容量和带宽形成鲜明对比的是，DRAM延迟几乎保持不变，在同一时间段内仅减少了1.3倍。因此，长DRAM延迟仍然是现代系统中的关键性能瓶颈。核心数量的增加，以及越来越多的数据密集型和延迟关键型应用程序的出现，进一步强调了提供低延迟内存访问的重要性。在这篇论文中，我们确定了三个主要的问题，有助于显着长延迟的DRAM访问。为了解决这些问题，我们提出了一系列新的技术。我们的新技术显著提高了系统性能和能源效率。我们还研究了现代DRAM芯片中电源电压和延迟之间的关键关系，并开发了利用这种电压-延迟权衡来提高能效的新机制。本文的主要结论是，增加DRAM架构简单，低成本的功能，并开发一个更好的理解制造DRAM芯片一起导致显着的存储延迟减少以及能源效率的提高。我们希望并相信，本文提出的架构技术以及对实际商品DRAM芯片的详细实验数据和观察将能够开发其他新机制，以提高未来存储系统的性能、能效或可靠性。
2017-12-22 cs.AR
Sectored DRAM: A Practical Energy-Efficient and High-Performance Fine-Grained DRAM Architecture
本文提出Sectored DRAM架构，通过细粒度数据传输和分区行激活降低DRAM能耗并提升性能，能耗最多降低33%、性能最多提升36%，芯片面积开销仅1.7%。
2024-06-09 cs.AR
DReAM: Dynamic Re-arrangement of Address Mapping to Improve the Performance of DRAMs
DRAM中数据的初始位置由“地址映射”确定和控制，甚至现代存储器控制器也使用固定且与运行时无关的地址映射。另一方面，在存储器接口级别看到的存储器访问模式将在运行时动态地改变。通过使用固定地址映射方案暗示的存储器访问模式的这种动态性质和DRAM控制器中的地址映射过程的固定行为意味着不能有效地利用DRAM性能。DReAM是一种新的硬件技术，它可以在运行时基于应用程序访问模式检测特定于工作负载的地址映射，从而提高DRAM的性能。实验结果表明，对于映射敏感的工作负载，DReAM的平均性能优于最佳评估地址映射9%，对于映射不敏感的工作负载，DReAM的平均性能优于最佳评估地址映射2%，对于所有工作负载，DReAM的平均性能高达28%。DReAM可以被看作是一种保险策略，能够检测哪些场景没有被预定义的地址映射很好地服务。
2015-09-12 cs.AR
Banshee: Bandwidth-Efficient DRAM Caching Via Software/Hardware Cooperation
将DRAM与处理器放置在同一封装上能够实现比常规封装外DRAM高几倍的内存带宽。然而，封装内DRAM的延迟并不比封装外DRAM的延迟低。封装内DRAM的一个有前途的用途是作为一个大的高速缓存。不幸的是，大多数先前的DRAM高速缓存设计主要针对命中延迟进行优化，并且不将片外带宽效率视为第一类设计约束。因此，正如我们在本文中所示，这些设计是次优的封装DRAM使用。我们提出了一种新的DRAM缓存设计，女妖，优化封装和封装外DRAM的带宽效率，而不会降低访问延迟。关键思想是消除封装内DRAM带宽开销，由于昂贵的标签访问通过虚拟内存机制，并纳入一个带宽感知的基于频率的更换策略，偏向于减少不必要的流量到封装外DRAM。我们广泛的评估表明，Banshee提供了显着的性能改善和交通减少国家的最先进的延迟优化的DRAM缓存设计。
2017-04-10 cs.AR
Simultaneous Multi Layer Access: A High Bandwidth and Low Cost 3D-Stacked Memory Interface
有限的内存带宽是现代系统中的关键瓶颈。3D堆叠DRAM通过利用更宽的硅通孔（TSV）通道来实现更高的带宽，但由于DRAM的内部带宽有限，今天的系统无法完全利用它们。DRAM同时从单元阵列读取整行到行缓冲器，但只能通过被称为全局位线的有限且昂贵的一组导线将数据的一部分从行缓冲器传送到外围IO电路。在存在较宽的存储器通道的情况下，主要瓶颈变成通过这些全局位线的有限的数据传输容量。我们在这项工作中的目标是在3D堆叠DRAM中实现更高的带宽，而不会增加增加更多全局位线的成本。相反，我们通过同时访问层来利用已经存在于多个DRAM层中的其他空闲资源，例如全局位线。我们的架构，同时多层访问（SMLA），通过聚合多个层的内部带宽和以更高的IO频率传输可用数据来提供更高的带宽。为了实现SMLA，通过相同的IO TSV从多个层同时传输数据需要层之间的协调以避免通道冲突。我们首先研究协调静态分区，我们称之为专用IO，分配组TSV的每一层。然后，我们提供了一个简单但复杂的机制，称为级联IO，它可以通过对IO进行时间复用来同时访问每一层。通过在与层数成比例的频率下工作，SMLA提供了更高的带宽（对于四层堆叠的DRAM为4X）。我们的评估表明，SMLA提供了显着的性能改善和能源减少（55%/18%，平均为多编程的工作负载，分别）在一个基线的3D堆叠DRAM具有非常低的面积开销。
2015-06-10 cs.AR
SoftMC: Practical DRAM Characterization Using an FPGA-Based Infrastructure
本文总结了发表在HPCA 2017上的SoftMC DRAM表征基础设施，并探讨了这项工作的意义和未来潜力。SoftMC（Soft Memory Controller）是第一个公开的DRAM测试基础设施，可以灵活有效地测试DRAM芯片，软件和硬件开发人员都可以访问。SoftMC是一个基于FPGA的测试平台，可以控制和测试为常用的DDR（双数据率）接口设计的存储器模块。SoftMC有两个关键属性：（i）它提供了彻底控制存储器行为或使用DDR命令实现各种机制的灵活性;（ii）它易于使用，因为它为用户提供了简单直观的高级编程接口，完全隐藏了FPGA的低级细节。我们展示了SoftMC的能力，灵活性和编程的易用性与两个示例用例。首先，我们实施一个测试，其特征在于DRAM单元的保持时间。其次，我们表明，预期的延迟减少两个最近提出的机制，这依赖于访问最近刷新或最近访问的DRAM单元比其他DRAM单元更快，是不可观察的，在现有的DRAM芯片。SoftMC平台的各种版本已经使我们的许多其他DRAM特性研究成为可能。我们讨论了SoftMC的其他几个用例，包括能够表征新兴的非易失性内存模块，遵守DDR标准。我们希望我们的SoftMC开源版本填补了公共实验内存测试基础设施的空白，并激发内存系统设计的新研究，想法和方法。
2018-05-08 cs.AR
Die-Stacked DRAM: Memory, Cache, or MemCache?
堆叠式动态随机存取存储器（DRAM）是满足多核处理器日益增长的内存带宽需求的一种有前途的解决方案。制造技术已经使得能够在有源管芯上堆叠数千兆字节的DRAM模块，从而提供与常规的基于DIMM的DDR存储器相比高数量级的带宽。然而，由于其有限的容量，管芯堆叠DRAM无法容纳现代大数据应用的整个数据集。因此，先前的提议将其用作相当大的存储器侧缓存或作为软件可见的主存储器的一部分。缓存设计可以适应应用程序的动态变化，但遭受标签存储/延迟/带宽开销。另一方面，存储器设计消除了对标记的需要，并且因此提供了对数据的有效访问，但是由于其静态性质而不能捕获应用的动态行为。在这项工作中，我们提出了一种情况下使用的管芯堆叠DRAM部分作为主存储器，部分作为缓存。我们观察到，在现代大数据应用程序中，存在许多具有大量访问的热页面。基于这一观察，我们建议使用一部分管芯堆叠DRAM作为主存储器来托管热页，从而能够在没有标签检查开销的情况下为来自高带宽DRAM的大量访问提供服务，并将DRAM的其余部分作为高速缓存来管理，用于捕获应用程序的动态行为。在该提议中，软件过程预处理应用程序并确定热页，然后要求OS将它们映射到裸片堆叠DRAM的存储器部分。裸片堆叠式DRAM的高速缓存部分由硬件管理，高速缓存芯片外存储器中分配的数据。
2018-09-24 cs.AR
Exploring DRAM Cache Prefetching for Pooled Memory
针对内存池化带来的访问延迟升高问题，提出将FAM子页块预取到本地DRAM缓存的系统，结合两种优化方案缓解带宽争用，经多基准测试验证可有效提升IPC。
2024-06-20 cs.AR
Improving DRAM Performance, Security, and Reliability by Understanding and Exploiting DRAM Timing Parameter Margins
本论文严格的特点，许多现代商品DRAM设备，并表明，通过利用DRAM访问时序裕度在DRAM推荐的DRAM时序规范，我们可以显着提高系统性能，降低功耗，提高设备的可靠性和安全性。首先，我们表征DRAM时序参数裕度，并发现DRAM的某些区域可以访问速度比其他地区由于DRAM单元工艺制造的变化。我们利用这一点，使可变的访问时间取决于被访问的DRAM单元，这不仅提高了整体系统性能，而且还降低了功耗。其次，我们发现，我们可以唯一地识别DRAM设备的故障，导致当我们访问DRAM的定时参数降低到低于规格值的位置。因为我们通过DRAM访问来诱导这些故障，所以我们可以比以前的工作更快地生成这些唯一标识符。第三，我们提出了一个随机数发生器，它是基于我们的观察，在某些DRAM单元的定时故障是随机引起的，因此可以重复轮询，非常迅速地产生真正的随机值。最后，我们描述了RowHammer的安全漏洞在广泛的现代DRAM芯片，同时违反DRAM刷新要求，以直接表征底层DRAM技术，而不干扰刷新命令。我们通过对真实芯片的表征证明，现有的RowHammer缓解机制要么不可扩展，要么在预计的未来设备中遭受过大的性能开销，因此研究更有效的RowHammer解决方案至关重要。总的来说，我们的研究建立了对现代DRAM设备的新理解，以同时提高计算系统的性能，可靠性和安全性。
2021-09-29 cs.AR cs.CR cs.PF
HAPPY: Hybrid Address-based Page Policy in DRAMs
存储器控制器已经使用静态页面关闭策略来决定在已经访问了行之后，行是应该保持打开（打开页面策略）还是应该立即关闭（关闭页面策略）。对特定访问的适当选择可以减少平均内存延迟。但是，由于应用程序访问模式在运行时间发生变化，因此静态页面策略不能保证提供最佳执行时间。混合页面策略已经被研究作为覆盖这些动态场景的一种手段，现在已经在最先进的处理器中实现。混合页面策略通过监视行命中/冲突的访问模式并预测未来的行为，在应用程序运行时在打开页面和关闭页面策略之间切换。不幸的是，随着DRAM存储器的大小增加，对存储器访问模式的细粒度跟踪和分析不再实用。我们提出了一个紧凑的存储器地址为基础的编码技术，可以提高或保持DRAM页关闭预测器的性能，同时减少硬件开销相比，国家的最先进的技术。作为案例研究，我们将我们的技术HAPPY与最先进的监视器、英特尔至强X5650采用的英特尔自适应打开页面策略预测器以及传统的混合页面策略相集成。我们评估他们在70内存密集型的工作负载混合组成的单线程和多线程应用程序。实验结果表明，使用应用于英特尔自适应页面关闭策略的HAPPY编码，对于评估的64 GB内存，可以将硬件开销减少5倍（对于512 GB内存，最多可减少40倍），同时保持预测精度。
2015-09-12 cs.AR
ScaleDisturb: Exploiting Temporal Asymmetry to Amplify Read Disturbance in Modern DRAM Chips
ETH Zürich（苏黎世联邦理工学院）；CISPA（萨姆·霍伊泽尔计算机安全与隐私中心）；Inria Paris（法国国家信息与自动化研究所巴黎分部）
提出一种新的DRAM访问模式ScaleDisturb，通过不对称延长两个攻击行的打开时间放大读干扰，在更少的行激活次数下引发比特翻转，并降低攻击难度。
2026-06-05 cs.AR cs.CR
Accelerating GNN Training through Locality-aware Dropout and Merge
针对GNN训练中不规则连通性导致的DRAM访问低效问题，提出基于硬件的LiGNN方案，通过局部性感知的特征dropout和DRAM行级内存访问合并技术，在不损失精度的前提下显著提升训练速度并降低内存开销。
2025-06-26 cs.AR
ROMANet: Fine-Grained Reuse-Driven Off-Chip Memory Access Management and Data Organization for Deep Neural Network Accelerators
Technische Universität Wien（维也纳工业大学）；Institute of Computer Engineering（计算机工程研究所）
实现高能效对于深度学习的嵌入式实现至关重要。多项研究表明，基于DRAM的片外存储器访问是深度神经网络（DNN）加速器中最耗能的操作之一，从而限制了设计在最大潜力下实现效率增益。DRAM访问能量根据所需的访问次数以及每次访问消耗的能量而变化。因此，寻找最小DRAM存取能量的解决方案是一个重要的优化问题。为此，我们提出了ROMANet的方法，旨在减少内存访问的次数，通过搜索适当的数据分区和调度网络的每一层使用的设计空间探索，基于知识的可用的片上存储器和数据重用因素。此外，ROMANet还旨在通过利用DRAM多存储体突发特征来提高每次访问的能量来减少DRAM行缓冲器冲突和未命中的数量。除了提供能源的好处，我们提出的DRAM数据映射还导致增加有效的DRAM吞吐量，这是有用的延迟约束的情况。我们的实验结果表明，ROMANet节省了12%的AlexNet，36%的VGG-16，和46%的MobileNet的DRAM访问能量，同时也提高了10%的DRAM吞吐量相比，国家的最先进的。
2020-08-02 cs.AR cs.DC cs.LG
Simple DRAM and Virtual Memory Abstractions to Enable Highly Efficient Memory Systems
在大多数现代系统中，存储器子系统在各种资源处以多个不同粒度被管理和访问。我们观察到，这样的多粒度管理的内存子系统中的显着的低效率的结果。具体地，我们观察到1）页面粒度虚拟内存不必要地触发大内存操作，以及2）现有的高速缓存行粒度内存接口对于执行批量数据操作和表现出差的空间局部性的操作是低效的。为了解决这些问题，本文提出了一系列的技术。首先，我们提出了页面覆盖，一个框架增强了现有的虚拟内存框架的能力，以跟踪一个新版本的一个子集的高速缓存行在每个虚拟页面。我们表明，这种扩展是强大的，通过展示它的好处在一些应用程序。其次，我们表明，DRAM可用于执行更复杂的操作，而不仅仅是存储数据。我们提出了行克隆，一种机制来执行批量数据复制和初始化完全内部的DRAM，和伙伴RAM，一种机制来执行批量逐位操作使用DRAM。这两种技术都实现了相应操作效率的数量级改进。第三，我们提出了聚集分散DRAM，一种技术，利用DRAM组织有效地收集/分散值与2的权力跨越访问模式。对于这些访问模式，GS-DRAM实现了接近理想的带宽和缓存利用率，而不会增加从内存中获取数据的延迟。最后，我们提出了脏块索引，一种新的跟踪脏块的方法。除了提高批量数据一致性的效率外，DBI还有几个应用，包括高性能内存调度、高效缓存查找旁路和支持异构ECC。
2016-05-20 cs.AR
DRMap: A Generic DRAM Data Mapping Policy for Energy-Efficient Processing of Convolutional Neural Networks
Technische Universität Wien（维也纳工业大学）
许多卷积神经网络（CNN）加速器面临着性能和能效挑战，这对于嵌入式实现至关重要，因为DRAM访问延迟和能耗很高。最近，一些DRAM架构已经被提出来利用子阵列级并行来减少访问延迟。为此，我们提出了一种设计空间探索方法来研究不同的DRAM架构上的不同映射策略的延迟和能量，并确定帕累托最优的设计选择。结果表明，能量有效的DRAM访问可以通过映射策略，有序的优先级，以最大限度地提高行缓冲器的命中，银行和子阵列级的并行性。
2020-04-21 cs.AR cs.LG
A Case for Transparent Reliability in DRAM Systems
今天的系统有各种各样的需求，很难使用一种尺寸适合所有商品DRAM解决。不幸的是，尽管系统设计者理论上可以调整商品DRAM芯片以满足他们的特定设计目标（例如，通过减少访问定时来提高性能、实现系统级RowHammer缓解），我们观察到，今天的设计者缺乏对商品DRAM芯片的可靠性特性的足够洞察力，以在实践中实现这些技术。在这项工作中，我们为DRAM制造商提供了一个案例，以提高DRAM可靠性关键方面的透明度（例如，基本芯片设计特性、测试策略）。这样做使系统设计人员能够做出明智的决定，以更好地适应商品DRAM，以满足现代系统的需求，同时保持其成本优势。为了支持我们的论点，我们研究了系统设计人员可以使商品DRAM芯片适应系统特定设计目标的四种方法：（1）提高DRAM可靠性;（2）减少DRAM刷新开销;（3）减少DRAM访问延迟;（4）减轻RowHammer攻击。我们观察到，采用解决方案的四个目标中的任何一个都需要系统设计人员对DRAM芯片的可靠性特性做出假设。这些假设阻碍了系统设计者在实践中使用这样的解决方案，因为很难做出和依赖假设。我们认为DRAM标准是问题的根源：当前的标准严格执行固定的工作点，没有规范系统设计人员如何探索替代工作点。为了克服这个问题，我们介绍了一个两步的方法，重新评估DRAM标准，重点是DRAM的可靠性的透明度，使系统设计人员被鼓励，使大多数商品DRAM技术为当前和未来的…
2022-04-21 cs.AR
SparkXD: A Framework for Resilient and Energy-Efficient Spiking Neural Network Inference using Approximate DRAM
脉冲神经网络（SNN）由于其生物稀疏计算而具有实现低能耗的潜力。一些研究表明，片外存储器（DRAM）访问是SNN处理中最耗能的操作。然而，SNN系统中的现有技术没有优化DRAM每次访问能量，从而阻碍实现高能量效率。为了基本上最小化DRAM每次访问的能量，关键旋钮是降低DRAM电源电压，但这可能导致DRAM错误（即，所谓的近似DRAM）。为此，我们提出了SparkXD，一个新的框架，提供了一个全面的联合解决方案，弹性和节能SNN推理使用低功耗DRAM受到电压引起的错误。SparkXD的关键机制是：（1）通过考虑来自近似DRAM的比特误差的故障感知训练来改进SNN误差容限，（2）分析改进的SNN模型的误差容限以找到满足目标精度约束的最大容许比特出错率（BER），以及（3）用于弹性SNN模型的能量有效的DRAM数据映射，其将权重映射在适当的DRAM位置以最小化DRAM访问能量。通过这些机制，SparkXD减轻了DRAM（近似）误差的负面影响，并提供了所需的精度。实验结果表明，对于基线设计的1%以内的目标精度（即，SNN而没有DRAM错误），SparkXD将DRAM能量降低了约10%。在不同规模的网络中平均为40%。
2021-02-28 cs.AR cs.NE
Tiered-Latency DRAM: Enabling Low-Latency Main Memory at Low Cost
本文总结了在HPCA 2013上发表的分层延迟DRAM（TL-DRAM）的思想，并探讨了这项工作的意义和未来的潜力。DRAM的容量和每比特成本在历史上已经缩放以满足日益庞大和复杂的计算机系统的需要。然而，DRAM延迟几乎保持不变，使得存储器延迟成为当今系统中的性能瓶颈。我们观察到，高访问延迟不是DRAM固有的，而是为了降低每位成本而做出的权衡。为了减轻DRAM感测结构的高面积开销，商品DRAM通过称为DRAM的导线将许多DRAM单元连接到每个感测放大器。这些位线由于其长的长度而具有高寄生电容，并且该寄生电容是DRAM延迟的主要来源。专用的低延迟DRAM使用具有较少单元的较短位线，但由于较大的读出放大器面积开销而具有较高的每位成本。为了实现低延迟和低每位成本，我们引入了分层延迟DRAM（TL-DRAM）。在TL-DRAM中，每个长DRAM被隔离晶体管分成两个较短的段，允许以短DRAM的延迟访问两个段中的一个，而不会导致每比特的高成本。我们提出的机制，使用低延迟段作为硬件管理或软件管理的缓存。我们的评估表明，我们提出的机制提高了单核和多编程工作负载的性能和能源效率。分层延迟DRAM启发了其他几项减少DRAM延迟的工作，几乎没有架构修改。
2018-05-04 cs.AR
Self-Managing DRAM: A Low-Cost Framework for Enabling Autonomous and Efficient in-DRAM Operations
提出自管理DRAM（SMD）架构，将维护操作控制从内存控制器移至芯片内部，通过单一接口修改实现自主维护与延迟重叠，平均加速4.1%，低成本且开源。
2025-08-06 cs.AR cs.CR
Enabling the Adoption of Processing-in-Memory: Challenges, Mechanisms, Future Research Directions
多年来，DRAM技术的扩展性差，导致基于DRAM的主存越来越成为一个更大的系统瓶颈。瓶颈的一个主要原因是存储在DRAM中的数据必须在任何计算发生之前通过引脚有限的内存通道移动到CPU。这需要很高的延迟和能量开销，并且数据通常不能从CPU中的缓存中受益，从而难以分摊开销。现代3D堆叠DRAM架构包括逻辑层，其中计算逻辑可以集成在同一芯片内的DRAM单元阵列的多层之下。架构师可以利用逻辑层来执行内存处理（PIM）或近数据处理。在PIM架构中，DRAM内的逻辑层可以访问3D堆叠DRAM内可用的高内部带宽（其远大于DRAM和CPU之间可用的带宽）。因此，PIM架构可以有效地释放宝贵的存储器通道带宽，同时降低系统能耗。当我们将计算逻辑添加到DRAM时，会出现许多重要的问题。特别地，该逻辑不具有对现代应用执行所必需的公共CPU结构的低延迟访问，诸如虚拟内存和缓存一致性机制。为了便于PIM的广泛采用，我们希望保持传统的虚拟内存抽象和共享内存编程模型。这需要高效的机制，可以为DRAM中的逻辑提供对CPU结构的访问，而不必频繁地与CPU通信。为此，我们提出并评估两个通用的解决方案，最大限度地减少不必要的片外通信PIM架构。我们发现，这两种机制提高了许多重要的内存密集型应用程序的性能和能耗。
2018-02-01 cs.AR
TLB and Pagewalk Performance in Multicore Architectures with Large Die-Stacked DRAM Cache
在这项工作中，我们研究的开销的虚拟到物理地址转换的处理器架构，如x86-64，实现分页的虚拟内存使用的基数树，在硬件中行走。翻译后备缓冲区对系统性能至关重要，特别是当应用程序需要更大的内存占用和采用虚拟化时;然而，TLB未命中的成本可能导致多次内存访问以检索翻译。已经引入了对超页的体系结构支持以增加TLB命中，但是受到操作系统查找连续内存的能力的限制。许多先前的研究已经提出了TLB设计，以降低未命中率和减少页面遍历开销，但是，这些研究已经建模的行为分析。此外，为了避免大内存工作负载和虚拟化的分页开销，直接段使用段寄存器映射进程线性虚拟地址空间的一部分，尽管需要一些应用程序和操作系统修改。最近发展的裸片堆叠DRAM技术承诺了高带宽和大的最后一级高速缓存，在100字节的数量级，更接近处理器。对于这样大的缓存，可以在不引起TLB故障的情况下访问的数据量-TLB的范围是不够的。TLB位于数据访问的关键路线上，并且引起昂贵的页面遍历可能会阻碍系统性能，特别是当正在访问的数据是LLC中的缓存命中时。因此，我们有兴趣探索新的地址转换机制，相称的堆叠DRAM的大小和延迟。通过使用基于QEMU的MARSSx 86全系统模拟器精确模拟多个多级地址转换结构，我们使用多编程和多线程工作负载结合大型LLC对TLB进行了详细研究。
2020-02-03 cs.AR
D-RaNGe: Using Commodity DRAM Devices to Generate True Random Numbers with Low Latency and High Throughput
我们提出了一种新的DRAM为基础的真随机数发生器（TRNG），利用DRAM单元作为熵源。其关键思想是故意违反DRAM访问时序参数，并使用由此产生的错误作为随机性的来源。我们的技术专门降低DRAM行激活延迟（时序参数tRCD）低于DRAM推荐的规格，诱导读取错误，或激活失败，表现出真正的随机行为。然后，我们聚合来自多个小区的结果数据，以获得能够以低延迟提供高吞吐量的随机数的TRNG。为了证明我们的TRNG设计使用商品DRAM芯片是可行的，我们严格描述了来自三家主要DRAM制造商的282个最先进的LPDDR 4器件的激活故障行为。我们使用来自相同制造商的四个额外的DDR3 DRAM设备来验证我们的观察结果。我们的研究结果表明，每个设备中的许多单元产生随机数据，这些数据在时间和温度变化中保持稳健。我们使用我们的观察开发D-RanGe，一种方法，用于从商品DRAM设备中提取真正的随机数，具有高吞吐量和低延迟，故意违反读访问定时参数。我们使用常用的NIST随机性统计测试套件来评估我们的TRNG的质量，并发现D-RaNGe：1）成功通过每个测试，2）生成真正的随机数，吞吐量比以前最高吞吐量的基于DRAM的TRNG高出两个数量级。
2018-12-25 cs.AR
Mitigating the Latency-Area Tradeoffs for DRAM Design with Coarse-Grained Monolithic 3D (M3D) Integration
多年来，由于DRAM行业以成本为中心的心态，DRAM延迟并未与其密度成比例地扩展。先前的工作表明，这个缺点可以通过减少DRAM访问路径的临界长度来克服。然而，这样做降低了DRAM面积效率，加剧了DRAM设计的延迟面积权衡。在本文中，我们表明，重组DRAM单元阵列使用新兴的单片3D（M3 D）集成技术可以减轻这些基本的延迟面积权衡。根据PARSEC基准测试的评估结果，与传统的2D DDR4 DRAM相比，我们设计的M3 D DRAM单元阵列组织可以减少高达9.56%的延迟，减少高达4.96%的功耗，减少高达21.21%的能量延迟积（EDP），减少高达14%的DRAM芯片面积。
2020-08-26 cs.AR
Managing Hybrid Main Memories with a Page-Utility Driven Performance Model
已经提出了由动态随机存取存储器（DRAM）和非易失性存储器（NVM）组成的混合存储器系统，以利用NVM的容量优势和DRAM的延迟和动态能量优势。这种系统的一个重要问题是如何在DRAM和NVM之间放置数据以提高系统性能。在本文中，我们设计的第一种机制，称为UBM（基于页实用程序的混合存储管理），系统地估计系统的性能优势，将页面放置在DRAM与NVM，并使用此估计来指导数据的位置。UBM的估计方法由两个主要部分组成。首先，它估计如果被访问的页面被放置在DRAM中，应用程序的停顿时间可以减少多少。为此，UBM综合考虑访问频率、行缓冲区位置和内存级并行性（MLP）来估计应用程序的停滞时间减少。其次，UBM估计每个应用程序的停滞时间减少对整体系统性能的贡献。基于这种估计方法，UBM可以确定并放置DRAM中最关键的数据，以直接优化系统性能。实验结果表明，对于SPEC CPU 2006和Yahoo Cloud Serving Benchmark（YCSB）套件中的大量数据密集型工作负载，与三种最先进的机制中的最佳机制相比，UBM平均将系统性能提高了14%（最高可达39%）。
2015-07-13 cs.AR
ORAP: Optimized Row Access Prefetching for Rowhammer-mitigated Memory
Texas A&M University（德克萨斯农工大学）；AheadComputing（阿赫德计算公司）；Arm Texas A&M University（安谋德州农工大学）
ORAP通过优化行访问预取减少DRAM激活率，提升性能并降低能耗。
2026-02-13 cs.AR
DX100: A Programmable Data Access Accelerator for Indirection
针对间接内存访问的带宽瓶颈，提出可编程数据访问加速器DX100，通过重排和合并请求提升DRAM带宽利用率，并借助MLIR编译器自动转换代码，性能显著优于多核基线和现有预取器。
2025-06-02 cs.AR
TicToc: Enabling Bandwidth-Efficient DRAM Caching for both Hits and Misses in Hybrid Memory Systems
本文研究了混合DRAM + 3D-XPoint存储器的带宽效率DRAM缓存。3D-XPoint正在成为DRAM的可行替代品，因为它支持高容量和非易失性主存储器系统;然而，3D-XPoint的读取速度慢4- 8倍，写入速度更差。因此，在3D-XPoint之前的有效DRAM缓存对于实现高容量、低延迟和高写入带宽存储器非常重要。DRAM缓存设计有两种主要方法：（1）内部标签缓存行（TIC）组织，通过将标签存储在每条线旁边，以便一次访问既获得标签又获得数据，来优化命中，以及（2）外部标签缓存行（TOC）组织，通过将来自多个数据线的标签存储在一起，以优化未命中，以便一次标签访问获得多个数据线的信息。理想情况下，我们希望TIC具有低命中延迟，TOC具有低未命中带宽。为此，我们提出了TicToc，一个提供TIC和TOC的组织，以获得两者的命中和错过的好处。然而，我们发现，单纯地将两者结合起来实际上比TIC执行得更差，因为需要支付带宽来维护两个元数据。这项工作的主要贡献是开发架构技术，以减少维护TIC和TOC元数据的带宽。我们发现大部分的带宽成本是由于维护TOC脏位。我们提出了DRAM缓存脏位，它携带DRAM缓存脏信息的最后一级缓存，修剪重复的脏位检查已知的脏线。然后，我们提出了先发制人的脏标记，它预测哪些行将被写入，并在安装时主动标记脏位，以摊销初始脏位更新。我们对具有3D-XPoint内存的4…
2019-07-04 cs.AR
Exploiting Inter- and Intra-Memory Asymmetries for Data Mapping in Hybrid Tiered-Memories
现代计算系统正在采用由DRAM和非易失性存储器（NVM）组成的混合存储器，以组合两种存储器技术的最佳特性，从而实现低延迟、高可靠性和高密度。DRAM-NVM混合存储器的一个突出特征是其NVM访问延迟比DRAM访问延迟高得多。我们称之为记忆间不对称。我们观察到，寄生组件上的一个长的DRAM和NVM中的高延迟的主要来源，并在NVM中，这影响其可靠性的高电压操作的一个重要因素。我们提出了一个架构的变化，在DRAM和NVM中的每个长存储器被分成两个部分的隔离晶体管。一个段可以以比另一个段更低的延迟和工作电压被访问。通过引入层，我们使每个存储器类型内的非均匀访问（我们称之为内存内不对称），导致性能和可靠性的DRAM-NVM混合存储器的权衡。我们以三种方式扩展现有的NVM-DRAM操作系统。首先，我们利用内存间和内存内的不对称性来分配和迁移DRAM和NVM层之间的内存页面。其次，我们通过预测程序中新引用的内存页面的访问强度并在初始分配期间将其放置到匹配层来改进操作系统的页面分配决策。这最大限度地减少了程序执行期间的页面迁移，降低了性能开销。第三，我们提出了一个解决方案，在同一内存的层之间迁移页面，而不通过内存通道传输数据，最大限度地减少通道占用，提高性能。我们的整体方法，我们称之为MNEME，启用和利用DRAM-NVM混合分层存储器中的不对称性，提高了单核和多编程工作负载的性能和可靠性。
2020-05-10 cs.AR cs.OS
Design Guidelines for High-Performance SCM Hierarchies
随着新兴的存储级存储器（SCM）接近商业化，有证据表明，它将提供备受期待的高密度和访问时间只有几个因素的DRAM。然而，内存驻留服务的延迟敏感特性使得SCM在服务器中的无缝集成成问题。在本文中，我们问的问题，如何最好地引入SCM的服务器，以提高整体性能/成本比现有的DRAM的唯一架构。我们首先表明，即使是最乐观的延迟预测SCM，较高的内存访问延迟的结果在禁止性能下降。然而，我们发现，部署一个中等大小的高带宽的3D堆叠DRAM高速缓存的性能，主要是一个SCM的内存系统的竞争力。存储器驻留服务所展现的高度空间局部性不仅简化了DRAM高速缓存的基于页面的设计，而且还使得能够摊销增加的SCM访问延迟并减轻SCM的读/写延迟差异。我们确定了一组存储层次结构的设计参数，在存储系统的性能和成本中起着关键作用，结合SCM技术和3D堆叠DRAM高速缓存。然后，我们介绍了一种方法，以推动这些设计参数下的目标性能/成本目标的配置。最后，我们使用我们的方法来得出具体的结果，为特定的SCM技术。与PCM作为一个案例研究，我们表明，一个两个比特/单元技术的性能/成本的甜蜜点，降低了40%的存储器子系统的成本，同时保持性能在3%的最佳性能的DRAM仅系统，而单级和三级细胞组织是不切实际的使用作为存储器的替代品。
2019-03-07 cs.AR
EnforceSNN: Enabling Resilient and Energy-Efficient Spiking Neural Network Inference considering Approximate DRAMs for Embedded Systems
New York University Abu Dhabi (NYUAD)（纽约大学阿布扎比分校）
针对SNN片外DRAM访问能耗高的问题，提出EnforceSNN框架，通过量化权重、优化映射策略和故障感知训练，在降压近似DRAM下实现高容错与高能效推理，最高节能84.9%并加速4.1倍。
2023-04-08 cs.AI cs.AR cs.LG
Retrospective: Flipping Bits in Memory Without Accessing Them: An Experimental Study of DRAM Disturbance Errors
回顾 ISCA 2014 论文，该研究首次系统揭示现代 DRAM 中的 RowHammer 漏洞，证明超 80% 测试模块易受诱发位翻转影响，提出七种缓解方案，并深刻影响了后续学术界与工业界的安全攻防研究。
2023-06-28 cs.AR cs.CR
Memory-Centric Computing: Recent Advances in Processing-in-DRAM
本文综述了以内存为中心的计算中DRAM内处理的最新进展，涵盖轻量级芯片修改、商用DRAM批量按位计算实验验证以及改善访问粒度与效率的新设计，旨在释放DRAM内处理的潜力。
2024-12-26 cs.AR cs.DC
Analysis of Interference between RDMA and Local Access on Hybrid Memory System
我们可以使用由DRAM和Intel Optane DC Persistent Memory组成的混合存储器系统（本文称之为DCPM），因为DCPM自2019年4月起已上市。即使DCPM的延迟比DRAM高几倍，DCPM的容量也比DRAM高几倍，并且DCPM的成本也比DRAM低几倍。此外，DCPM是非挥发性的。具有这种混合内存系统的服务器可以提高内存数据库系统和虚拟机（VM）系统的性能，因为这些系统通常消耗大量内存。此外，可以通过经由远程直接存储器访问（RDMA）访问DCPM来实现高速共享存储系统。我假设一些DCPM经常被分配为其他远程服务器之间的共享区域，因为在具有混合内存系统的服务器上执行的应用程序通常不能使用DCPM的全部容量。本文评估本地内存访问和远程服务器的RDMA之间的干扰。因此，我指出，这种混合存储器系统上的干扰是显着不同的，从传统的DRAM存储器系统。我还认为，当这种干扰发生时，需要某种节流实现。
2020-08-28 cs.AR cs.OS cs.PF
Refresh Triggered Computation: Improving the Energy Efficiency of Convolutional Neural Network Accelerators
为了在能量受限的嵌入式系统中采用卷积神经网络（CNN），CNN实现的高能量效率是至关重要的。最近的许多研究提出了具有自定义计算单元的CNN加速器架构，该架构试图通过最小化来自基于DRAM的主存储器的数据传输来提高CNN的能效和性能。然而，在这些架构中，平均而言，DRAM仍然占系统总能耗的一半。DRAM的高能耗的一个关键因素是刷新开销，据估计，刷新开销消耗DRAM总能量的40%。在本文中，我们提出了一种新的机制，刷新触发计算（RTC），利用CNN应用程序的内存访问模式，以减少刷新操作的数量。我们提出了三种RTC设计（最小RTC，中期RTC，和全RTC），其中每一个都需要一个不同级别的侵略性定制的DRAM子系统。我们所有的设计都有很小的开销。即使是最激进的RTC设计（即，全RTC）在16 Gb DRAM芯片中仅施加0.18%的面积开销，并且对于更密集的芯片可以具有更少的开销。我们对六个知名CNN的实验评估表明，RTC分别将最不积极和最积极的RTC实现的平均DRAM能耗降低了24.4%和61.3%。除了CNN之外，我们还在其他领域的三个工作负载上评估了我们的RTC机制。我们表明，RTC节省31.9%和16.9%的DRAM能源的人脸识别和贝叶斯置信传播神经网络（BCPNN），分别。我们相信RTC可以应用于其他应用程序，其内存访问模式在足够长的时间内保持可预测性。
2020-10-07 cs.AR
Flexible-Latency DRAM: Understanding and Exploiting Latency Variation in Modern DRAM Chips
本文总结了我们在SIGMETRICS 2016上发表的关于现代DRAM芯片中延迟变化和延迟-可靠性权衡的实验表征和分析工作的关键结果，并探讨了这项工作的意义和未来潜力。这项工作的目标是（i）实验性地表征和理解DRAM芯片内这三种基本DRAM操作的单元之间的延迟变化，以及（ii）开发新的机制，利用我们对延迟变化的理解来可靠地提高性能。为此，我们对来自三家主要供应商的240款DRAM芯片进行了全面的分析，并对DRAM中的延迟变化进行了六项主要的新观察。值得注意的是，我们发现：（i）对于三个操作中的每一个，跨单元存在大的延迟变化;（ii）变化特性表现出显著的空间局部性：较慢的单元聚集在DRAM芯片的某些区域中;以及（iii）当每个操作的延迟减少时，三个基本操作表现出不同的可靠性特性。基于我们的观察，我们提出了双延迟DRAM（FLY-DRAM），一种利用DRAM芯片内DRAM单元之间的延迟变化来提高系统性能的机制。FLY-DRAM的关键思想是利用DRAM中较慢单元的空间局部性，并以减少的延迟访问较快的DRAM区域以进行基本操作。我们的评估表明，在模拟的8核系统中，FLY-DRAM平均将三家不同供应商的真实DRAM芯片的性能提高了13.3%、17.6%和19.5%。
2018-05-08 cs.AR
HiRA: Hidden Row Activation for Reducing Refresh Latency of Off-the-Shelf DRAM Chips
DRAM是现代主存储器系统的构建块。DRAM单元必须定期刷新以防止数据丢失。刷新操作会干扰内存访问，从而降低系统性能。随着DRAM芯片密度随着技术节点缩放而增加，刷新操作也增加，因为：1）芯片中的DRAM行的数量增加;以及2）DRAM单元需要额外的刷新操作以减轻由RowHammer引起的位故障，RowHammer是随着技术节点缩放而变得更糟的故障机制。因此，以低性能开销实现刷新操作至关重要。为此，我们提出了一个新的操作，隐藏行激活（HiRA），和HiRA内存控制器（HiRA-MC）。HiRA通过在访问或刷新同一存储体中的另一行的同时刷新一行来隐藏刷新操作的延迟。与以前的作品不同，HiRA实现了这种并行性，而无需对现成的DRAM芯片进行任何修改。为此，它利用了新的观察结果，即如果行连接到不同的电荷恢复电路，则可以在没有数据丢失的情况下激活同一存储体中的两行。我们的实验表明，56%的真正现成的DRAM芯片，HiRA可以可靠地并行DRAM行的刷新操作与刷新或激活的任何32%的行在同一银行。通过这样做，HiRA将两次刷新操作的总体延迟降低了51.4%。HiRA-MC修改存储器请求调度器以在刷新操作可以与存储器访问或另一刷新同时执行时执行HiRA。我们的系统级评估表明，HiRA-MC将系统性能提高了12.6%和3.73倍，因为它减少了由于定期刷新和RowHammer保护刷新（预防性刷新）而导…
2022-09-21 cs.AR cs.CR
Rethinking the Producer-Consumer Relationship in Modern DRAM-Based Systems
该研究指出现有DRAM标准中生产者与消费者的职责分离阻碍技术缩放，通过分析四大DRAM挑战提出引入有限信息透明度，并给出从众包信息发布到标准修订的两步实施方案。
2024-01-29 cs.AR
Enhanced LPDDR4X PHY in 12 nm FinFET
本文提出一种12 nm FinFET工艺的增强型LPDDR4X PHY，借助RISC-V子系统实现软件可控接口访问及温度、电流传感扩展，以支持器件监控与接口调优。
2025-01-29 cs.AR
Understanding the Interactions of Workloads and DRAM Types: A Comprehensive Experimental Study
理解现代应用程序与由DRAM芯片组成的主存储器之间的复杂交互变得越来越困难。制造商现在正在销售和提出许多不同类型的DRAM，其中每种DRAM类型满足不同的需求（例如，高吞吐量、低功率、高存储密度）。与此同时，流行和新兴工作负载的内存访问模式正在迅速分化，因为这些应用程序以非常不同的方式操纵较大的数据集。因此，DRAM-工作负载组合行为目前通常难以直观地确定，这可能会阻碍硬件和软件中的内存优化。在这项工作中，我们确定了重要的工作负载家族，以及流行的DRAM芯片类型，并严格分析了组合的DRAM-工作负载行为。为此，我们进行了全面的实验研究9种不同的DRAM类型和115个现代应用程序和多程序工作负载之间的相互作用。我们从我们的特征中得出12个关键的观察结果，部分原因是我们开发了新的指标，这些指标考虑到了由于硬件设计导致的内存请求之间的争用。值得注意的是，我们发现：（1）较新的DRAM类型，诸如DDR4和HMC，由于更高的访问延迟，并且在HMC的情况下，对局部性的利用较差，通常不优于较旧的类型，诸如DDR3;（2）没有单一的DRAM类型可以满足异构系统的所有组件（例如，GDDR5在多媒体加速方面显著优于其他存储器，而HMC在网络加速方面显著优于其他存储器）;以及（3）仍然强烈需要降低DRAM延迟，但不幸的是，商品DRAM的当前设计趋势是朝向更高的延迟以获得其他益处。我们希望我们确定的趋势可…
2019-10-18 cs.AR cs.PF
Pointer: An Energy-Efficient ReRAM-based Point Cloud Recognition Accelerator with Inter-layer and Intra-layer Optimizations
本文提出基于ReRAM的点云识别加速器Pointer，通过层间协调与拓扑感知层内重排序减少DRAM访问并加速MLP，实现40-393倍加速和22-163倍能效提升且无精度损失。
2024-10-23 cs.AR
Near-Memory Parallel Indexing and Coalescing: Enabling Highly Efficient Indirect Access for SpMV
针对SpMV中间接访问导致的低效问题，提出结合低开销数据合并器与近内存间接流单元的AXI-Pack扩展方案，利用内存级并行与合并，实现有效间接访问8倍加速及SpMV端到端3倍加速，片上存储仅27kB。
2023-11-17 cs.AR
Revisiting DRAM Read Disturbance: Identifying Inconsistencies Between Experimental Characterization and Device-Level Studies
本文通过对比96个商用DDR4 DRAM芯片的实验表征与器件级模拟，发现RowHammer和RowPress位翻转方向及访问模式依赖性存在根本不一致，并提出两种可能原因，旨在推动对DRAM读干扰的更全面理解。
2025-04-25 cs.AR cs.CR
System-Technology Co-Optimization of Bitline Routing and Bonding Pathways in Monolithic 3D DRAM Architectures
Georgia Institute of Technology（佐治亚理工学院）
本文针对3D DRAM布线和键合限制导致的密度扩展问题，提出基于TCAD和SPICE仿真优化位线结构，实现2.6Gb/mm²的高密度和60%的读写能耗降低。
2026-03-12 cs.AR
TDRAM: Tag-enhanced DRAM for Efficient Caching
提出TDRAM，一种专为缓存设计的新型DRAM微架构，通过在HBM3芯片上集成标签阵列实现快速并行访问与片内比较，优化命中与缺失延迟，显著提升性能并降低能耗。
2024-04-22 cs.AR
Fundamentally Understanding and Solving RowHammer
我们提供了RowHammer漏洞的最新发展和未来发展方向的概述，该漏洞困扰着现代DRAM（动态随机存储器访问）芯片，几乎所有的计算系统都用作主存储器。RowHammer是重复访问真实DRAM芯片中的行导致位翻转（即，数据损坏）。这种现象导致了严重和广泛的系统安全漏洞，正如自2014年RowHammer论文以来的许多作品所显示的那样。最近对RowHammer现象的分析表明，随着DRAM技术规模的不断扩大，这个问题变得越来越严重：新的DRAM芯片在器件和电路层面上更容易受到RowHammer的影响。对RowHammer的深入分析表明，该问题有许多方面，因为漏洞对许多变量都很敏感，包括环境条件（温度\电压），过程变化，存储的数据模式以及内存访问模式和内存控制策略。因此，已经证明很难设计出完全安全且非常有效的（即，性能、能量、面积方面的低开销）保护机制，以及DRAM制造商所做的尝试已经显示出缺乏安全保证。在回顾了最近在利用，理解和减轻RowHammer方面的各种发展之后，我们讨论了我们认为对解决RowHammer问题至关重要的未来方向。我们主张两个主要方向来扩大研究和开发工作：1）在现场部署的尖端DRAM芯片和计算系统中建立对问题及其多个维度的更深入理解，以及2）通过系统内存合作设计和开发极其高效和完全安全的解决方案。
2023-02-03 cs.AR cs.CR
Retrospective: RAIDR: Retention-Aware Intelligent DRAM Refresh
回顾 ISCA 2012 论文 RAIDR，该研究通过 Bloom filter 对 DRAM 行按数据保留时间分组并以不同速率刷新，大幅降低了高容量 DRAM 芯片的刷新开销，体现了系统与 DRAM 协同设计方法。
2023-06-28 cs.AR
Exploiting the DRAM Microarchitecture to Increase Memory-Level Parallelism
本文总结了2012年ISCA上发表的DRAM子阵级并行化（SALP）思想，并分析了该工作的意义和未来潜力。现代DRAM具有多个存储体以并行地服务多个存储器请求。然而，当两个请求进入同一个存储体时，它们必须被串行地服务，从而加剧了片上存储器的高延迟。增加更多的银行到系统中，以减轻这个问题会导致高系统成本。我们在这项工作中的目标是以低成本的方式实现增加银行数量的好处。为此，我们提出了三个新的机制，SALP-1，SALP-2，和MASA（激活子阵列的数量），以减少不同的请求，去同一银行的序列化。我们的机制所利用的关键观察是，现代DRAM银行实现为子阵列的集合，这些子阵列在很大程度上独立运行，同时共享很少的全局外围结构。我们提出的三种机制通过重叠多个请求的银行访问延迟的不同组件来减轻银行序列化的负面影响，这些请求去往同一银行内的不同子阵列。SALP-1不需要改变现有的DRAM结构，只需要重新解释一些现有的DRAM时序参数。SALP-2和MASA只需要对DRAM外围结构进行适度的更改（< 0.15%的面积开销），这比DRAM核心的设计约束要少得多。我们的评估表明，SALP-1、SALP-2和MASA显著提高了单核系统（7%/13%/17%）和多核系统（15%/16%/20%）的性能，平均在各种工作负载下。我们还表明，我们的机制可以结合应用程序感知的内存请求调度在多核系统中，以进一步提高性能和…
2018-05-04 cs.AR
A Full-Stack Performance Evaluation Infrastructure for 3D-DRAM-based LLM Accelerators
Peking University（北京大学）；Xi’an UniIC Semiconductors（西安联芯半导体）；Houmo AI（厚墨智能）；HKUST（香港科技大学）
本文提出ATLAS框架，通过统一抽象支持任意LLM推理场景，验证其在真实硅片上的高精度模拟性能，为3D-DRAM内存系统和加速器微架构设计提供指导。
2026-04-09 cs.AR
Bandwidth-Effective DRAM Cache for GPUs with Storage-Class Memory
针对GPU内存容量限制，提出利用SCM和DRAM缓存，通过SCM感知旁路策略、可配置标签缓存和AMIL组织等优化，实现最高12.5倍性能提升和89.3%能耗降低。
2024-03-14 cs.AR
Understanding and Exploiting Design-Induced Latency Variation in Modern DRAM Chips
已经表明，在现代DRAM芯片内的单元之间存在变化。我们凭经验证明了一种新的形式的变化，存在于一个真正的DRAM芯片，在DRAM芯片中的不同组件的设计和放置引起的。我们的目标是了解设计引起的变化，存在于真实的，国家的最先进的DRAM芯片，利用它来开发低成本的机制，可以动态地找到和使用最低的延迟，在可靠地操作DRAM芯片，从而提高整体系统性能，同时确保可靠的系统操作。为此，我们首先通过实验证明和分析设计引起的变化，在现代DRAM设备的测试和表征96个DIBRATES（768 DRAM芯片）。我们的表征识别DRAM区域，容易出错，如果在较低的延迟操作，并发现其位置在给定的DRAM芯片代的一致性，由于设计引起的变化。基于我们广泛的实验分析，我们开发了两种机制，可靠地减少DRAM延迟。首先，DIVA分析使用运行时分析来动态地识别不引入故障的最低DRAM延迟。DIVA分析利用设计引起的变化，并定期分析脆弱的区域，以低成本确定最低的DRAM延迟。我们的第二个机制，DIVA洗牌，洗牌数据，使存储在脆弱的地区的值被映射到多个纠错码（ECC）码字。结合在一起，我们的两种机制将读/写延迟降低了40.0%/60.5%，这意味着在各种工作负载下，整体系统性能提高了14.7%/13.7%/13.8%（在2-/4-/8核系统中），同时确保了可靠的操作。
2017-05-15 cs.AR
