Chip Guard ECC: An Efficient, Low Latency Method
Chip Guard是一种新的符号纠错码。它可以扩展到各种数据突发大小和可靠性级别。描述了DDR5的特定版本。它使用8个数据芯片的常见DDR5配置，加上2个用于ECC和元数据的芯片，每个芯片64位突发，以支持可靠的全芯片校正和高准确性（报告不可校正的故障）。各种数量的元数据比特可以用针对可靠性和真实性的定义的折衷来支持。该方法应校正单个芯片的所有有界故障，其中不能校正一个芯片中的无界故障的概率小于1/10^12，或者不能检测影响多个芯片的未校正故障的概率小于1/10^12。
2023-01-18 cs.AR
Adaptive-Latency DRAM: Reducing DRAM Latency by Exploiting Timing Margins
本文总结了HPCA 2015上发表的自适应延迟DRAM（AL-DRAM）的想法，并探讨了这项工作的意义和未来潜力。AL-DRAM是一种基于DRAM模块和操作温度，通过利用内置于DRAM时序参数中的额外裕度来优化DRAM延迟的机制。DRAM制造商为时序参数提供了较大的裕度，作为对两种最坏情况的准备。首先，由于工艺差异，一些异常的DRAM芯片比其他芯片慢得多。其次，芯片在较高温度下变得较慢。定时参数裕度确保了慢异常值芯片在最坏情况温度下可靠地操作，并且因此导致高访问延迟。使用基于FPGA的DRAM测试平台，我们的工作首先表征了来自三个主要制造商的115个DRAM模块的额外裕度。实验结果表明，它是可能的，以最小/最大的17.3%/54.8%，在55 ℃，同时保持可靠的操作，减少四个最关键的定时参数。AL-DRAM使用这些观察来基于模块的当前操作条件自适应地为每个DRAM模块选择可靠的DRAM定时参数。AL-DRAM不需要对DRAM芯片或其接口进行任何更改;它只需要内存控制器指定和支持多个不同的时序参数。我们的真实系统评估表明，AL-DRAM将内存密集型工作负载的性能平均提高了14%，而不会引入任何错误。我们的表征和提出的技术启发了其他几个工作分析和/或利用DRAM芯片内的延迟和性能变化的不同来源。
2018-05-04 cs.AR
Mitigating the Latency-Area Tradeoffs for DRAM Design with Coarse-Grained Monolithic 3D (M3D) Integration
多年来，由于DRAM行业以成本为中心的心态，DRAM延迟并未与其密度成比例地扩展。先前的工作表明，这个缺点可以通过减少DRAM访问路径的临界长度来克服。然而，这样做降低了DRAM面积效率，加剧了DRAM设计的延迟面积权衡。在本文中，我们表明，重组DRAM单元阵列使用新兴的单片3D（M3 D）集成技术可以减轻这些基本的延迟面积权衡。根据PARSEC基准测试的评估结果，与传统的2D DDR4 DRAM相比，我们设计的M3 D DRAM单元阵列组织可以减少高达9.56%的延迟，减少高达4.96%的功耗，减少高达21.21%的能量延迟积（EDP），减少高达14%的DRAM芯片面积。
2020-08-26 cs.AR
Voltron: Understanding and Exploiting the Voltage-Latency-Reliability Trade-Offs in Modern DRAM Chips to Improve Energy Efficiency
本文总结了我们在SIGMETRICS 2017上发表的关于现代DRAM芯片降压操作的实验表征和分析工作，并探讨了这项工作的意义和未来潜力。我们采取全面的方法来理解和利用现代DRAM的延迟和可靠性特性，当DRAM电源电压低于DRAM标准规定的标称电压水平时。我们对三大DRAM供应商最近生产的124个真正的DDR3L（低压）DRAM芯片进行了实验研究。我们发现，降低电源电压低于一定的点引入数据中的位错误，我们全面表征这些错误的行为。我们发现，这些错误可以通过增加三个主要的DRAM操作（激活，恢复和预充电）的延迟来避免。我们进行详细的DRAM电路模拟验证和解释我们的实验结果。我们还描述了降低电源电压和错误位置，存储的数据模式，DRAM温度和数据保持之间的各种关系。基于我们的观察，我们提出了一种新的DRAM能量降低机制，称为Voltron。Voltron的关键思想是使用性能模型来确定我们可以在不引入错误和不超过用户指定的性能损失阈值的情况下降低多少电源电压。我们的评估表明，Voltron将平均DRAM和系统能耗分别降低了10.5%和7.3%，同时将平均系统性能损失限制在仅1.8%，适用于各种内存密集型四核工作负载。我们还表明，Voltron显着优于以前的动态电压和频率缩放机制的DRAM。
2018-05-08 cs.AR
Reducing DRAM Access Latency by Exploiting DRAM Leakage Characteristics and Common Access Patterns
基于DRAM的存储器是造成系统性能瓶颈的关键因素，因为处理器速度大大超过DRAM延迟。在这篇论文中，我们开发了一种低成本的机制，称为ChargeCache，它可以更快地访问DRAM中最近访问的行，而不需要修改DRAM芯片。我们的机制是基于一个关键的观察，最近访问的行有更多的电荷，因此以下访问同一行可以更快地执行。为了利用这一观察结果，我们建议在内存控制器中的表中跟踪最近访问的行的地址。如果稍后的DRAM请求在该表中命中，则存储器控制器使用较低的定时参数，从而导致减少的DRAM延迟。在指定的持续时间之后，从表中删除行地址，以确保不会以较低的延迟访问泄漏过多电荷的行。我们评估了各种工作负载上的ChargeCache，并表明它为单核和多核系统提供了显着的性能和能源优势。
2016-09-23 cs.AR
On the Off-chip Memory Latency of Real-Time Systems: Is DDR DRAM Really the Best Option?
在多核实时的【形】系统中，访问共享存储器时的可预测执行时间是一个严格的要求。大量现有工作都集中在双数据率动态随机存取存储器（DDR DRAM）的分析上，或重新设计其存储器以提供可预测的存储器行为。在本文中，我们表明，DDR DRAM的建设遭受与实现这种可预测性的固有限制。这些限制导致1）高度可变的访问延迟，其基于各种因素（诸如来自先前访问的访问模式和存储器状态）而波动，以及2）过度悲观的延迟界限。结果，DDR DRAM可能不适合于要求具有严格时序约束的严格可预测性能的某些实时的【形】系统。针对这些系统，我们提出了一种替代的片外存储器解决方案，是基于新兴的减少延迟DRAM（RLDRAM）协议，并提出了一个可预测的内存控制器（RLDC）管理访问此内存。与最先进的可预测DDR控制器相比，所提出的解决方案提供了高达11倍的时间可变性和6.4倍的最坏情况下的内存延迟减少。
2018-10-16 cs.AR
Enabling Efficient and Scalable DRAM Read Disturbance Mitigation via New Experimental Insights into Modern DRAM Chips
本论文通过严格表征现代DRAM芯片在多条件下的读取干扰特性，提出利用子阵列级并行性和行间差异的新机制，以及无需专有知识即可选择性限制不安全访问的新方案，实现了高效可扩展的读取干扰缓解。
2024-08-27 cs.AR cs.CR
Sectored DRAM: A Practical Energy-Efficient and High-Performance Fine-Grained DRAM Architecture
本文提出Sectored DRAM架构，通过细粒度数据传输和分区行激活降低DRAM能耗并提升性能，能耗最多降低33%、性能最多提升36%，芯片面积开销仅1.7%。
2024-06-09 cs.AR
Adaptive-Latency DRAM (AL-DRAM)
本文总结了自适应延迟DRAM（AL-DRAM）的思想，该思想发表在HPCA 2015上。AL-DRAM的关键目标是利用DRAM时序参数中内置的额外裕度来减少DRAM延迟。关键的观察结果是，时序参数由最坏情况下的温度和最坏情况下的DRAM单元决定，这两者都导致少量的电荷存储，因此访问延迟高。因此，可以通过使时序参数适应当前操作温度和正在访问的当前DIMM来减少延迟。使用基于FPGA的测试平台，我们的工作首先表征了来自三个主要制造商的115个DRAM模块的额外余量。实验结果表明，它是可能的，以最小/最大的17.3%/54.8%，在55 ℃，同时保持可靠的操作，减少四个最关键的定时参数。AL-DRAM基于其当前操作条件在用于每个DRAM模块的多个不同定时参数之间自适应地选择。AL-DRAM不需要对DRAM芯片或其接口进行任何更改;它只需要内存控制器指定和支持多个不同的时序参数。真实系统评估表明，AL-DRAM将内存密集型工作负载的性能平均提高了14%，而不会引入任何错误。
2016-03-28 cs.AR
Understanding and Improving the Latency of DRAM-Based Memory Systems
在过去的二十年中，主存的存储容量和访问带宽分别提高了128倍和20倍。这些改进主要是由于DRAM（动态随机存取存储器）的持续技术扩展，DRAM一直被用作主存储器的物理基板。与容量和带宽形成鲜明对比的是，DRAM延迟几乎保持不变，在同一时间段内仅减少了1.3倍。因此，长DRAM延迟仍然是现代系统中的关键性能瓶颈。核心数量的增加，以及越来越多的数据密集型和延迟关键型应用程序的出现，进一步强调了提供低延迟内存访问的重要性。在这篇论文中，我们确定了三个主要的问题，有助于显着长延迟的DRAM访问。为了解决这些问题，我们提出了一系列新的技术。我们的新技术显著提高了系统性能和能源效率。我们还研究了现代DRAM芯片中电源电压和延迟之间的关键关系，并开发了利用这种电压-延迟权衡来提高能效的新机制。本文的主要结论是，增加DRAM架构简单，低成本的功能，并开发一个更好的理解制造DRAM芯片一起导致显着的存储延迟减少以及能源效率的提高。我们希望并相信，本文提出的架构技术以及对实际商品DRAM芯片的详细实验数据和观察将能够开发其他新机制，以提高未来存储系统的性能、能效或可靠性。
2017-12-22 cs.AR
On-Chip Mechanisms to Reduce Effective Memory Access Latency
本论文开发的硬件可以自动减少单核和多核系统中访问内存的有效延迟。为了实现这一点，论文表明，所有的末级缓存未命中可以分为两类：相关的缓存未命中和独立的缓存未命中。独立缓存未命中具有生成片上可用的存储器访问地址所需的所有源数据，而相关缓存未命中依赖于位于片外的数据。本文提出了通过将产生存储器访问地址的依赖链迁移到存储器控制器执行来加速依赖高速缓存未命中。独立缓存未命中使用一种新的模式加速运行前执行，只执行过滤的依赖链。通过这些机制，本文证明了一组高内存强度的工作负载上的四核处理器的性能提高了62%，有效的内存访问延迟降低了19%。
2016-09-01 cs.AR
Understanding Reduced-Voltage Operation in Modern DRAM Chips: Characterization, Analysis, and Mechanisms
DRAM的能量消耗是现代计算系统中的关键问题。制造工艺技术的改进允许DRAM供应商保守地降低DRAM电源电压，这减少了DRAM的一些能耗。我们希望更积极地降低DRAM电源电压，以进一步降低能耗。积极的电源电压降低需要彻底了解电压缩放对DRAM访问延迟和DRAM可靠性的影响。在本文中，我们采取全面的方法来理解和利用现代DRAM的延迟和可靠性特性时，电源电压低于DRAM标准规定的标称电压水平。使用基于FPGA的测试平台，我们进行了实验研究的124个真正的DDR3L（低压）DRAM芯片最近生产的三个主要的DRAM供应商。我们发现，降低电源电压低于一定的点引入数据中的位错误，我们全面表征这些错误的行为。我们发现，这些错误可以通过增加三个主要的DRAM操作（激活，恢复和预充电）的延迟来避免。我们进行详细的DRAM电路模拟验证和解释我们的实验结果。我们还描述了降低电源电压和错误位置，存储的数据模式，DRAM温度和数据保持之间的各种关系。基于我们的观察，我们提出了一种新的DRAM能量降低机制，称为Voltron。Voltron的关键思想是使用性能模型来确定我们可以在不引入错误和不超过用户指定的性能损失阈值的情况下降低多少电源电压。Voltron将平均系统能耗降低了7.3%，同时将各种工作负载的平均系统性能损失限制在仅1.8%。
2017-05-29 cs.AR
AGNI: In-Situ, Iso-Latency Stochastic-to-Binary Number Conversion for In-DRAM Deep Learning
近年来，基于DRAM的存储器中处理（PIM）加速器领域的研究活动迅速增加，其中通过最小程度地改变DRAM外围设备的固有结构来利用DRAM的模拟计算能力以加速各种以数据为中心的应用。还报道了几种用于卷积神经网络（CNN）的基于DRAM的PIM加速器。其中，利用DRAM内随机算术的加速器在处理延迟和吞吐量方面显示出多方面的改进，这是由于随机算术将乘法转换为简单的逐位逻辑AND运算的能力。然而，使用DRAM中的随机算法进行CNN加速需要频繁的随机数到二进制数的转换。为此，现有技术采用基于全加器或基于串行计数器的DRAM内电路。这些电路消耗大面积并且引起长延迟。它们的DRAM内实现还需要对DRAM外围设备进行大量修改，这大大减少了在这些加速器中使用随机算法的好处。为了解决这些缺点，本文提出了一种新的基板在DRAM随机到二进制数转换称为AGNI。AGNI使用传输晶体管、电容器、编码器和电荷泵对DRAM外围设备进行了微小的修改，并将读出放大器重新用作电压比较器，以实现不同大小的输入统计操作数的原位二进制转换。
2023-02-12 cs.AR
LinkBo: An Adaptive Single-Wire, Low-Latency, and Fault-Tolerant Communications Interface for Variable-Distance Chip-to-Chip Systems
本文提出 LinkBo 单线通信协议及硬件架构，利用硬件中断和错误检测实现低延迟、高吞吐与容错，并在双 FPGA 平台验证其多距离可靠传输性能。
2025-09-01 cs.AR
A bi-directional Address-Event transceiver block for low-latency inter-chip communication in neuromorphic systems
神经形态系统通常使用地址事件表示（AER）在节点、核心和芯片之间传输信号。神经形态核/芯片之间的地址事件（AE）通信通常需要两个并行数字信号总线用于输入/输出（I/O）操作。对于大规模系统而言，这一要求在专用I/O引脚和功耗方面都非常昂贵。在本文中，我们提出了一个紧凑的完全异步事件驱动的发送器/接收器块，既节能和I/O效率。该模块通过并行AER总线实现高吞吐量低延迟双向通信。我们表明，通过将所提出的AE收发器块放置在两个单独的芯片中，并通过单个AER总线将它们链接起来，我们可以在单个事件的基础上驱动通信并切换共享总线的传输方向，从任何一侧都具有低延迟。我们目前的实验结果，验证所提出的电路，并证明可靠的双向事件传输与高吞吐量。所提出的AE模块集成在使用28 nm FDSOI工艺制造的神经形态芯片中，占用140 μm x 70 μm的硅芯片面积。实验测量表明，事件驱动AE块与标准数字I/O相结合，具有5 ns的方向切换延迟，可以实现28.6M事件/秒的最坏情况下的双向事件传输吞吐量，同时消耗11 pJ每个事件（26位）交付。
2019-08-18 cs.AR
FIGARO: Improving System Performance via Fine-Grained In-DRAM Data Relocation and Caching
DRAM主存储器由于高访问延迟而成为许多应用的性能瓶颈。DRAM内缓存通过使用DRAM的小而快的区域来增加常规延迟DRAM来减轻这种延迟，这些区域用作DRAM的常规延迟区域中保存的数据的缓存。虽然有效的DRAM内高速缓存可以允许从快速DRAM区域服务大部分存储器请求，但是延迟节省通常受到用于将数据的副本重新定位到快速区域中和从快速区域重新定位出来的低效机制的阻碍。现有的DRAM内高速缓存具有两个低效率的来源：（1）数据重定位粒度是DRAM的整个多字节行;以及（2）因为重定位延迟随着慢区域与快区域之间的物理距离而增加，所以多个快区域在慢区域之间物理地交织以减少重定位延迟，从而导致增加的硬件面积和制造复杂性。我们提出了一个新的基板，FIGARO，使用现有的共享全局缓冲区的DRAM银行内的子阵列之间提供支持，在一个单一的高速缓存块的粒度跨子阵列的DRAM数据重新定位。FIGARO在DRAM组内具有与距离无关的延迟，并且避免了对DRAM的复杂修改。使用FIGARO，我们设计了一个细粒度的DRAM缓存称为FIGCache。FIGCache的关键思想是在DRAM的指定区域中仅缓存不同DRAM行的小的、频繁访问的部分。通过只缓存每行中预期在不久的将来会被访问的部分，我们可以将更多频繁访问的数据打包到FIGCache中，并且可以从DRAM中的额外行命中中受益。我们的评估表明，FIGCache将使用…
2020-09-17 cs.AR
An Experimental Analysis of RowHammer in HBM2 DRAM Chips
本文通过实验刻画了真实HBM2 DRAM芯片的RowHammer脆弱性，发现不同3D堆叠通道、行位置和未公开刷新触发防御对RH特性有显著影响，为未来攻击与防御提供依据。
2023-05-29 cs.AR cs.CR
Exploiting Row-Level Temporal Locality in DRAM to Reduce the Memory Access Latency
本文总结了发表在HPCA 2016 [51]上的ChargeCache的想法，并研究了这项工作的意义和未来的潜力。DRAM延迟仍然是系统性能的关键瓶颈。在这项工作中，我们开发了一种低成本的机制，称为ChargeCache，它可以更快地访问DRAM中最近访问的行，而无需修改DRAM芯片。我们的机制是基于一个关键的观察，最近访问的行有更多的电荷，因此以下访问同一行可以更快地执行。为了利用这一观察结果，我们建议在内存控制器中的表中跟踪最近访问的行的地址。如果稍后的DRAM请求在该表中命中，则存储器控制器使用较低的定时参数，从而导致减少的DRAM延迟。在指定的持续时间之后，从表中删除行地址，以确保不会以较低的延迟访问泄漏过多电荷的行。我们评估了各种工作负载上的ChargeCache，并表明它为单核和多核系统提供了显着的性能和能源优势。
2018-05-08 cs.AR
PlaceIT: Placement-based Inter-Chiplet Interconnect Topologies
PlaceIT提出一种联合优化芯粒布局与互连拓扑的新方法，通过基于邻近性生成拓扑，在合成流量和轨迹上显著降低延迟，优于2D网格基线。
2025-02-06 cs.AR
A Deeper Look into RowHammer`s Sensitivities: Experimental Analysis of Real DRAM Chips and Implications on Future Attacks and Defenses
RowHammer是一个电路级DRAM漏洞，其中重复访问（即，锤击）DRAM行可导致物理上邻近的行中的位翻转。随着DRAM单元尺寸和单元间距的缩小，RowHammer漏洞会恶化。最近的研究表明，现代DRAM芯片，包括以前以RowHammer-safe销售的芯片，比旧芯片更容易受到RowHammer的影响，因此在过去十年中，导致位翻转所需的锤子数量减少了10倍以上。因此，必须更好地理解和深入了解现代DRAM芯片的RowHammer漏洞，以更有效地保护当前和未来的系统。我们在本文中的目标是提供深入了解RowHammer漏洞的基本属性，这些属性尚未被先前的工作严格研究，但可能被$i$）利用来开发更有效的RowHammer攻击或$ii$）用来设计更有效和高效的防御机制。为此，我们提出了一个实验特性，使用248~DDR4和24~DDR3的现代DRAM芯片从四个主要的DRAM制造商演示了RowHammer效应如何变化的三个基本属性：1）~DRAM芯片温度，2）~侵略行活动时间，和3）~受害者DRAM单元的物理位置。在我们的16个新观察结果中，我们强调RowHammer位翻转1）~很可能发生在特定于每个DRAM单元的有界范围内（例如，5.4%的易受攻击的DRAM单元表现出70 C至90 C范围内的错误），2）如果攻击者行活动较长时间（例如，RowHammer漏洞增加36%，如果我们保持DRAM行…
2021-10-19 cs.AR cs.CR
Understanding RowHammer Under Reduced Wordline Voltage: An Experimental Study Using Real DRAM Devices
RowHammer是一种电路级DRAM漏洞，重复激活和预充电DRAM行，从而在低电压电平和高电压电平之间交替行的存储器的电压，可能会导致物理上邻近的行中的位翻转。最近的DRAM芯片更容易受到RowHammer的影响：随着技术节点的缩放，导致RowHammer位翻转的激活-预充电周期的最小数量减少，并且RowHammer位出错率增加。因此，开发有效且可扩展的方法来保护现代DRAM系统免受RowHammer攻击至关重要。为了实现这样的解决方案，必须深入了解现代DRAM芯片的RowHammer漏洞。然而，即使在一个触发器上的电压切换是RowHammer脆弱性的一个关键决定因素，没有以前的工作实验证明了触发器电压（VPP）对RowHammer脆弱性的影响。我们的工作缩小了理解上的差距。这是第一个在272个真实DRAM芯片上实验证明降低VPP可以减少DRAM芯片的RowHammer漏洞的工作。我们发现，降低VPP 1）增加了激活预充电周期所需的诱导RowHammer位翻转高达85.8%，平均7.4%，在所有测试的芯片和2）减少RowHammer位出错率高达66.9%，平均15.2%，在所有测试的芯片。同时，对于272个测试芯片中的208个芯片，降低VPP在系统级标称定时参数的保护带内略微减少DRAM单元的访问延迟、电荷恢复和数据保持时间。我们的结论是，减少VPP是一个很有前途的策略，减少DR…
2022-06-20 cs.AR cs.CR
Banshee: Bandwidth-Efficient DRAM Caching Via Software/Hardware Cooperation
将DRAM与处理器放置在同一封装上能够实现比常规封装外DRAM高几倍的内存带宽。然而，封装内DRAM的延迟并不比封装外DRAM的延迟低。封装内DRAM的一个有前途的用途是作为一个大的高速缓存。不幸的是，大多数先前的DRAM高速缓存设计主要针对命中延迟进行优化，并且不将片外带宽效率视为第一类设计约束。因此，正如我们在本文中所示，这些设计是次优的封装DRAM使用。我们提出了一种新的DRAM缓存设计，女妖，优化封装和封装外DRAM的带宽效率，而不会降低访问延迟。关键思想是消除封装内DRAM带宽开销，由于昂贵的标签访问通过虚拟内存机制，并纳入一个带宽感知的基于频率的更换策略，偏向于减少不必要的流量到封装外DRAM。我们广泛的评估表明，Banshee提供了显着的性能改善和交通减少国家的最先进的延迟优化的DRAM缓存设计。
2017-04-10 cs.AR
D-RaNGe: Using Commodity DRAM Devices to Generate True Random Numbers with Low Latency and High Throughput
我们提出了一种新的DRAM为基础的真随机数发生器（TRNG），利用DRAM单元作为熵源。其关键思想是故意违反DRAM访问时序参数，并使用由此产生的错误作为随机性的来源。我们的技术专门降低DRAM行激活延迟（时序参数tRCD）低于DRAM推荐的规格，诱导读取错误，或激活失败，表现出真正的随机行为。然后，我们聚合来自多个小区的结果数据，以获得能够以低延迟提供高吞吐量的随机数的TRNG。为了证明我们的TRNG设计使用商品DRAM芯片是可行的，我们严格描述了来自三家主要DRAM制造商的282个最先进的LPDDR 4器件的激活故障行为。我们使用来自相同制造商的四个额外的DDR3 DRAM设备来验证我们的观察结果。我们的研究结果表明，每个设备中的许多单元产生随机数据，这些数据在时间和温度变化中保持稳健。我们使用我们的观察开发D-RanGe，一种方法，用于从商品DRAM设备中提取真正的随机数，具有高吞吐量和低延迟，故意违反读访问定时参数。我们使用常用的NIST随机性统计测试套件来评估我们的TRNG的质量，并发现D-RaNGe：1）成功通过每个测试，2）生成真正的随机数，吞吐量比以前最高吞吐量的基于DRAM的TRNG高出两个数量级。
2018-12-25 cs.AR
RowPress Vulnerability in Modern DRAM Chips
该研究揭示了现代DRAM中不同于RowHammer的新型读取干扰漏洞RowPress，验证其在商用DDR4芯片中广泛存在且能突破现有RowHammer防护，提出了可同时抵御两种干扰的有效缓解技术。
2024-08-19 cs.AR cs.CR
Gemini: Reducing DRAM Cache Hit Latency by Hybrid Mappings
芯片堆叠DRAM缓存越来越多地被提倡，以弥合片上缓存和主存之间的性能差距。提高DRAM缓存命中率和降低缓存命中延迟是至关重要的。根据数据映射策略，现有的DRAM缓存设计分为两类：组关联和直接映射，实现任意一种。在本文中，我们提出了一个部分直接映射的裸片堆叠DRAM高速缓存，以实现这两个目标，同时称为双子座，这是出于以下观察：应用统一的映射策略，不同的块不能实现高缓存命中率和低命中延迟的映射结构。Gemini Cache将数据分为前导块和后续块，并分别采用静态映射和动态映射将它们放置在一个统一的集相联结构中。Gemini还设计了一个替换策略来平衡不同块的未命中惩罚和新近度，并提供了策略来减轻由于块类型转换而导致的缓存抖动。实验结果表明，Gemini缓存可以显着缩小命中延迟的差距，直接映射缓存的平均从1.75倍到1.22倍，并可以达到与集关联缓存相当的命中率。与最先进的基线相比，增强的Loh-Hill缓存，Gemini分别将IPC提高了20%。
2018-06-03 cs.AR
HiRA: Hidden Row Activation for Reducing Refresh Latency of Off-the-Shelf DRAM Chips
DRAM是现代主存储器系统的构建块。DRAM单元必须定期刷新以防止数据丢失。刷新操作会干扰内存访问，从而降低系统性能。随着DRAM芯片密度随着技术节点缩放而增加，刷新操作也增加，因为：1）芯片中的DRAM行的数量增加;以及2）DRAM单元需要额外的刷新操作以减轻由RowHammer引起的位故障，RowHammer是随着技术节点缩放而变得更糟的故障机制。因此，以低性能开销实现刷新操作至关重要。为此，我们提出了一个新的操作，隐藏行激活（HiRA），和HiRA内存控制器（HiRA-MC）。HiRA通过在访问或刷新同一存储体中的另一行的同时刷新一行来隐藏刷新操作的延迟。与以前的作品不同，HiRA实现了这种并行性，而无需对现成的DRAM芯片进行任何修改。为此，它利用了新的观察结果，即如果行连接到不同的电荷恢复电路，则可以在没有数据丢失的情况下激活同一存储体中的两行。我们的实验表明，56%的真正现成的DRAM芯片，HiRA可以可靠地并行DRAM行的刷新操作与刷新或激活的任何32%的行在同一银行。通过这样做，HiRA将两次刷新操作的总体延迟降低了51.4%。HiRA-MC修改存储器请求调度器以在刷新操作可以与存储器访问或另一刷新同时执行时执行HiRA。我们的系统级评估表明，HiRA-MC将系统性能提高了12.6%和3.73倍，因为它减少了由于定期刷新和RowHammer保护刷新（预防性刷新）而导…
2022-09-21 cs.AR cs.CR
NOM: Network-On-Memory for Inter-Bank Data Transfer in Highly-Banked Memories
数据复制是许多程序和操作系统服务中广泛使用的存储器操作。在传统的计算机中，数据复制通常由两个单独的读写事务来执行，这两个事务在DRAM芯片和处理器芯片之间来回传递数据。一些现有机制提出通过使用DRAM芯片中的共享内部总线来直接复制DRAM芯片内的数据来避免这种不必要的数据移动（例如，两个DRAM存储体之间）。虽然这些方法与传统技术相比表现出优越的性能，但是跨不同DRAM库的数据复制仍然比在同一DRAM库内的数据复制慢得多。因此，这些技术对于新兴的3D堆叠存储器（例如，HMC和HBM），其包含跨多个存储器控制器的数百个DRAM组。在本文中，我们提出了内存网络（NoM），一个轻量级的银行间数据通信计划，使直接数据复制跨两个存储体的三维堆叠存储器。NoM采用基于TDM的电路交换设计，其中电路设置由存储器控制器完成。与最先进的方法相比，NoM实现了多个DRAM存储体之间的快速数据复制和并发数据传输操作。我们的评估表明，与基线传统3D堆叠DRAM架构和最先进的技术相比，NoM将数据密集型工作负载的性能平均提高了3.8倍和75%。
2020-04-21 cs.AR
relOBI: A Reliable Low-latency Interconnect for Tightly-Coupled On-chip Communication
本文提出relOBI，一种OBI扩展，通过结合TMR和ECC保护提升片上互连抗辐射可靠性，实验显示单故障脆弱性降至零且面积开销低于现有方案。
2025-10-13 cs.AR
ColumnDisturb: Understanding Column-based Read Disturbance in Real DRAM Chips and Implications for Future Systems
本文实验发现真实DRAM芯片中的新读干扰现象ColumnDisturb，经列干扰多个子阵列单元，随技术微缩恶化，并削弱保留感知刷新机制收益。
2025-10-17 cs.AR cs.CR
Spatial Variation-Aware Read Disturbance Defenses: Experimental Analysis of Real DRAM Chips and Implications on Future Solutions
该研究表征144个真实DDR4芯片中读干扰的空间差异，并提出Svärd按行级脆弱性动态调整防御强度，以降低五种现有方案开销并提升性能。
2024-02-28 cs.AR cs.CR
PULSAR: Simultaneous Many-Row Activation for Reliable and High-Performance Computing in Off-the-Shelf DRAM Chips
PULSAR通过同时激活多行和复制输入数据，在商用DRAM芯片上实现高成功率和高性能的内存内处理，相比FracDRAM成功率提升24.18%，性能提升121%。
2024-03-18 cs.AR cs.DC
Read Disturbance in High Bandwidth Memory: A Detailed Experimental Study on HBM2 DRAM Chips
本文通过实验表征六颗HBM2 DRAM芯片，揭示读干扰脆弱性的芯片内与芯片间差异及未公开防御机制，为更强大的攻击与更高效防御提供依据。
2024-05-02 cs.AR cs.CR
LISA: Increasing Internal Connectivity in DRAM for Fast Data Movement and Low Latency
本文总结了HPCA 2016上发表的低成本互联子阵（LISA）的想法，并探讨了这项工作的意义和未来潜力。当代系统通过将数据从DRAM传输到处理器，然后跨窄的片外通道返回到DRAM，来低效地执行批量数据移动。使用这种窄通道导致高延迟和能量消耗。先前的工作提出通过利用现有的宽的内部DRAM带宽进行批量数据移动来避免这些高成本，但是DRAM内的线的有限连接允许仅在单个DRAM子阵列内的快速数据移动。每个子阵列的大小只有几兆字节，极大地限制了DRAM中快速批量数据移动的范围。HPCA 2016论文提出了一种新的DRAM基板，即低成本互连子阵列（LISA），其目标是以低成本在大范围内存中实现快速有效的数据移动。LISA在相邻子阵列之间增加了低成本连接。通过使用这些连接来互连相邻子阵列的现有内部导线（位线），LISA能够在多个子阵列之间进行宽带宽数据传输，而DRAM面积开销很小（仅为0.8%）。作为DRAM基板，LISA用途广泛，可实现各种新应用。我们详细描述和评估三个这样的应用程序：（1）快速子阵列间批量数据复制，（2）在DRAM缓存使用DRAM架构，其行具有异构的访问延迟，和（3）通过链接多个预充电单元在一起加速DRAM预充电。我们的广泛评估表明，LISA的三个应用程序中的每一个都显着提高了各种工作负载和系统配置的性能和内存能效。
2018-05-08 cs.AR
ScaleDisturb: Exploiting Temporal Asymmetry to Amplify Read Disturbance in Modern DRAM Chips
ETH Zürich（苏黎世联邦理工学院）；CISPA（萨姆·霍伊泽尔计算机安全与隐私中心）；Inria Paris（法国国家信息与自动化研究所巴黎分部）
提出一种新的DRAM访问模式ScaleDisturb，通过不对称延长两个攻击行的打开时间放大读干扰，在更少的行激活次数下引发比特翻转，并降低攻击难度。
2026-06-05 cs.AR cs.CR
RowPress: Amplifying Read Disturbance in Modern DRAM Chips
本文发现并系统分析了DDR4 DRAM中新型读干扰现象RowPress，通过保持行打开即可大幅降低引发位翻转所需的激活次数，并提出了基于现有RowHammer缓解技术的低开销防御方法。
2024-03-28 cs.AR cs.CR
A Quality-of-Service Mechanism for Interconnection Networks in System-on-Chips
随着摩尔定律不断推动构建日益复杂的片上系统（SoC）的能力，实现性能目标正在成为完成设计的关键挑战。特别地，系统互连必须有效地服务于具有广泛的服务质量（QoS）要求的各种数据流。然而，用于诸如大规模网络的芯片外互连的已知解决方案不一定适用于芯片上环境。片上互连的延迟和存储器约束与大规模互连有很大不同。提出了一种新的片上互连仲裁方案。我们展示了如何将此方案分布在一个芯片上的高速实现。我们比较的仲裁方案与其他已知的互连仲裁方案的性能。现有的方案通常主要集中在一些发起者的低服务延迟上，或者可替代地集中在其他发起者的保证带宽递送上。我们的计划允许一些发起人的服务延迟被权衡顺利对其他发起人的抖动范围，同时仍然提供带宽保证。该方案是一个子集的QoS控制，可在SonicsMX？(SMX)产品
2007-10-25 cs.AR
DRAM Bender: An Extensible and Versatile FPGA-based Infrastructure to Easily Test State-of-the-art DRAM Chips
本文提出基于 FPGA 的开源基础设施 DRAM Bender，通过底层命令控制、易用 C++/Python 接口和模块化扩展支持现代 DRAM 实验，并在五类 FPGA 及 RowHammer 案例中验证其有效性。
2025-10-20 cs.AR cs.CR
In-DRAM Signature Generation Using Simultaneous Multiple-Row Activation: An Experimental Study of Off-The-Shelf DRAM Chips
ETH Zürich（苏黎世联邦理工学院）；TOBB ETÜ（土耳其欧洲中东理工大学）；University of Sharjah（沙迦大学）
通过同时多行激活（SiMRA）在商用DRAM芯片上生成唯一、可重复的物理不可克隆函数（PUF）响应，实验表明SiMRA-PUF具有高可靠性和独特性，且延迟低于现有方案。
2026-06-16 cs.AR cs.CR
Hermes: Accelerating Long-Latency Load Requests via Perceptron-Based Off-Chip Load Prediction
ETH Zürich（苏黎世联邦理工学院）；Intel Processor Architecture Research Lab（英特尔处理器架构研究实验室）；LIRMM, Univ. Montpellier, CNRS（蒙彼利埃大学LIRMM实验室，CNRS）
提出Hermes技术，利用感知器预测片外负载请求，投机性地直接从主存获取数据，同时并行访问缓存层次，从而消除片外负载关键路径上的片上缓存访问延迟，显著提升处理器性能。
2026-06-05 cs.AR cs.LG
Revisiting RowHammer: An Experimental Analysis of Modern DRAM Devices and Mitigation Techniques
为了阐明RowHammer如何在电路级影响现代和未来的设备，我们首先在1580 DRAM芯片上对RowHammer进行了实验表征（408个DDR3、652个DDR4和520个LPDDR4），来自300个DRAM模块（60 x DDR3、110 x DDR4和130 x LPDDR4），禁用RowHammer保护机制，跨越三大DRAM制造商的多个不同技术节点。我们的研究明确表明，较新的DRAM芯片更容易受到RowHammer的影响：随着设备特征尺寸的减小，引发RowHammer位翻转所需的激活次数也减少了，在我们测试的最脆弱的芯片中，激活次数减少到9.6k（每行4.8k到两行）。我们评估了五个国家的最先进的RowHammer缓解机制，使用周期准确的模拟的背景下，从我们的芯片采取的真实数据，研究如何缓解机制的规模与芯片的脆弱性。我们发现，现有的机制要么是不可扩展的，或遭受过大的性能开销，在预计未来的设备，我们观察到的趋势RowHammer漏洞。因此，研究更有效的RowHammer解决方案至关重要。
2020-05-29 cs.AR cs.CR
Bit-Exact ECC Recovery (BEER): Determining DRAM On-Die ECC Functions by Exploiting DRAM Data Retention Characteristics
单单元DRAM出错率的增加促使DRAM制造商采用片上纠错编码（ECC），其完全在DRAM芯片内操作以提高工厂产量。片上ECC功能及其对DRAM可靠性的影响被认为是商业机密，因此只有制造商确切地知道片上ECC如何改变外部可见的可靠性特性。因此，管芯上ECC妨碍第三方DRAM客户（例如，测试工程师、实验研究人员），他们通常根据这些特性设计、测试和验证系统。为了让第三方深入了解片上ECC在纠错期间如何准确地转换DRAM错误模式，我们引入了位精确ECC恢复（BEER），这是一种用于确定完整DRAM片上ECC功能的新方法（即，其奇偶校验矩阵）而无需硬件工具、关于DRAM芯片或管芯上ECC机制的先决知识、或对ECC元数据的访问（例如，错误校正子、奇偶校验信息）。BEER利用了关键的洞察力，即通过精心制作的测试模式非侵入性地诱导数据保留错误，揭示了特定ECC函数特有的行为。我们使用BEER来识别来自三家主要DRAM制造商的80个具有片上ECC的真实LPDDR4 DRAM芯片的ECC功能。我们评估BEER的正确性，在模拟和一个真实的系统上的性能，以表明BEER是有效的和实用的广泛的芯片上的ECC功能。为了证明BEER的价值，我们提出并讨论了第三方可以使用BEER来改进其设计和测试实践的几种方法。作为一个具体的例子，我们介绍和评估BEEP，第一个错误分析方法，使用已知的芯片上的ECC功能，以恢复的数…
2020-09-17 cs.AR
Understanding RowHammer Under Reduced Refresh Latency: Experimental Analysis of Real DRAM Chips and Implications on Future Solutions
本文基于388个真实DDR4芯片实验分析刷新延迟与RowHammer的关系，提出PaCRAM以部分电荷恢复降低五种现有缓解机制的性能、能耗和面积开销。
2025-02-17 cs.AR cs.CR
Reducing Solid-State Drive Read Latency by Optimizing Read-Retry
具有高级多级单元技术的3D NAND闪存提供高存储密度，但是由于大量的读取重试操作而遭受显著的性能降级。虽然读重试机制对于确保现代NAND闪存的可靠性是必不可少的，但是它可以通过引入利用调整的读参考电压值再次读取目标页的多个重试步骤来显著增加SSD的读延迟。通过对160个真实3D NAND闪存芯片的读取机制和严格表征的详细分析，我们发现了通过利用现代NAND闪存SSD中广泛采用的两个先进功能来减少读取重试延迟的新机会：1）CACHE READ命令和2）强大的ECC引擎。首先，我们可以使用高级CACHE READ命令来减少读取重试延迟，该命令允许NAND闪存芯片以流水线方式执行连续读取。其次，在最后的重试步骤中存在大的ECC能力裕度，其可用于减少芯片级读取延迟。基于我们的新发现，我们开发了两种新的技术，有效地减少读重试延迟：1）流水线读缓冲器（PR $^2$）和2）自适应读缓冲器（AR $^2$）。PR $^2$通过使用CACHE READ命令对连续重试步骤进行流水线处理，减少了读重试操作的延迟。AR $^2$可根据决定ECC能力裕度的当前工作条件动态减少芯片级读取延迟，从而缩短每个重试步骤的延迟。我们使用十二个真实世界的工作负载进行的评估表明，我们的建议将SSD的响应时间提高了31.5%（平均17%），超过了最先进的基线，只需对SSD控制器进行很小的更改。
2021-03-25 cs.AR
Functionally-Complete Boolean Logic in Real DRAM Chips: Experimental Characterization and Analysis
该研究在真实DRAM芯片上实验实现了功能完备的布尔逻辑（NOT、NAND、NOR）及多输入AND/OR操作，并系统表征了其可靠性、数据模式与温度影响，为内存计算提供了关键实证基础。
2024-04-21 cs.AR cs.DC
Memory-Centric Computing: Recent Advances in Processing-in-DRAM
本文综述了以内存为中心的计算中DRAM内处理的最新进展，涵盖轻量级芯片修改、商用DRAM批量按位计算实验验证以及改善访问粒度与效率的新设计，旨在释放DRAM内处理的潜力。
2024-12-26 cs.AR cs.DC
An Experimental Characterization of Combined RowHammer and RowPress Read Disturbance in Modern DRAM Chips
本文在 84 个真实 DDR4 芯片上实验表征 RowHammer 与 RowPress 组合访问模式，发现其首次位翻转更快且翻转位不同，并提出双边攻击中一行 RowPress 效应更强的假设。
2024-06-22 cs.AR cs.CR
Retrospective: RAIDR: Retention-Aware Intelligent DRAM Refresh
回顾 ISCA 2012 论文 RAIDR，该研究通过 Bloom filter 对 DRAM 行按数据保留时间分组并以不同速率刷新，大幅降低了高容量 DRAM 芯片的刷新开销，体现了系统与 DRAM 协同设计方法。
2023-06-28 cs.AR
PuDGhost: Experimental Analysis of Computation Result Corruption in Processing-using-DRAM Operations on Real DRAM Chips and Implications for Future Systems
The University of Tokyo（东京大学）；ETH Zurich（苏黎世联邦理工学院）；CISPA（CISPA亥姆霍兹信息安全中心）；RIKEN（理化学研究所）
本文揭示PuDGhost干扰现象，即DRAM中非激活行和其他列的数据会破坏处理即内存操作的正确性，并通过96个真实DDR4芯片实验量化影响，提出列筛选和计算行布局等缓解措施。
2026-06-18 cs.AR cs.DC
Architectural Implications of Neural Network Inference for High Data-Rate, Low-Latency Scientific Applications
UC San Diego（加州大学圣迭戈分校）；Fermi National Accelerator Laboratory（费米国家加速器实验室）
该研究指出高数据率、低延迟科学应用要求神经网络参数全部存储在芯片上，并常需定制或可重构逻辑，极端情况下需定制芯片以满足严格约束。
2024-03-13 cs.AR cs.LG
Enabling Effective Error Mitigation in Memory Chips That Use On-Die Error-Correcting Codes
主存储器存储密度的改进主要由工艺技术缩放驱动，工艺技术缩放通过加剧各种电路级错误机制而对可靠性产生负面影响。为了补偿不断增长的出错率，存储器制造商和消费者都使用错误缓解机制来提高制造良率并允许系统设计者满足可靠性目标。开发有效的错误缓解措施需要了解错误的特征（例如，最坏情况行为、统计特性）。不幸的是，我们观察到，在现代内存芯片中使用的专有的片上纠错码（ECC）通过以不可预测的、依赖于ECC的方式混淆CPU可见的错误特性而对有效的错误减轻提出了新的挑战。本论文结合实际芯片实验和统计分析，详细了解了片上ECC如何混淆主存错误机制的统计特性。我们实验研究内存错误，研究如何在芯片ECC混淆他们的统计特征，并开发新的测试技术，以克服混淆。我们的研究结果表明，混淆的错误特性可以恢复使用新的内存测试技术，利用芯片上的ECC和内存错误机制的统计特性之间的相互作用，以暴露物理单元的行为。最后，我们讨论的DRAM可靠性特性的透明度，以使DRAM消费者能够更好地了解和适应商品DRAM芯片，以满足其系统特定的需求的关键需求。我们希望并相信，我们在这篇论文中提出的分析，技术和结果将使社会能够更好地理解和解决当前和未来的可靠性挑战，以及适应商品存储器新的有利应用。
2022-04-21 cs.AR
ROMANet: Fine-Grained Reuse-Driven Off-Chip Memory Access Management and Data Organization for Deep Neural Network Accelerators
Technische Universität Wien（维也纳工业大学）；Institute of Computer Engineering（计算机工程研究所）
实现高能效对于深度学习的嵌入式实现至关重要。多项研究表明，基于DRAM的片外存储器访问是深度神经网络（DNN）加速器中最耗能的操作之一，从而限制了设计在最大潜力下实现效率增益。DRAM访问能量根据所需的访问次数以及每次访问消耗的能量而变化。因此，寻找最小DRAM存取能量的解决方案是一个重要的优化问题。为此，我们提出了ROMANet的方法，旨在减少内存访问的次数，通过搜索适当的数据分区和调度网络的每一层使用的设计空间探索，基于知识的可用的片上存储器和数据重用因素。此外，ROMANet还旨在通过利用DRAM多存储体突发特征来提高每次访问的能量来减少DRAM行缓冲器冲突和未命中的数量。除了提供能源的好处，我们提出的DRAM数据映射还导致增加有效的DRAM吞吐量，这是有用的延迟约束的情况。我们的实验结果表明，ROMANet节省了12%的AlexNet，36%的VGG-16，和46%的MobileNet的DRAM访问能量，同时也提高了10%的DRAM吞吐量相比，国家的最先进的。
2020-08-02 cs.AR cs.DC cs.LG
Simultaneous Many-Row Activation in Off-the-Shelf DRAM Chips: Experimental Characterization and Analysis
该研究实验表征120个商用DDR4芯片，证明其可同时激活多行并执行MAJX与Multi-RowCopy，且复制操作数、数据模式及温压变化会影响成功率。
2024-05-09 cs.AR cs.DC
QUAC-TRNG: High-Throughput True Random Number Generation Using Quadruple Row Activation in Commodity DRAM Chips
真随机数生成器（TRNG）对随机物理过程进行采样，为各种用例创建大量随机数，包括安全关键型密码原语、科学模拟、机器学习应用，甚至休闲娱乐。不幸的是，并非每个计算系统都配备了专用的TRNG硬件，限制了此类系统的应用空间和安全保证。为了打开应用空间，并为绝大多数不一定具有专用TRNG硬件的计算系统提供安全保证，我们开发了QUAC-TRNG。QUAC-TRNG利用了新的观察结果，即精心设计的DRAM命令序列快速连续激活四个连续的DRAM行。当我们激活存储冲突数据的四个行时，这种四重激活（QUAC）会导致双稳态读出放大器非确定性地收敛到随机值，因为双稳态电压的净偏差无法满足可靠的读出裕度。我们的实验表明，QUAC可靠地产生随机值在136个商品DDR4 DRAM芯片从一个主要的DRAM制造商。我们描述了如何开发一个有效的TRNG（QUAC-TRNG）的基础上QUAC。我们使用NIST STS评估了我们的TRNG的质量，发现QUAC-TRNG成功地通过了每个测试。我们的实验评估表明，QUAC-TRNG产生真正的随机数的吞吐量为3.44 Gb/s（每个DRAM通道），优于最先进的基于DRAM的TRNG的15.08倍和1.41倍的基本和吞吐量优化版本，分别。我们表明，QUAC-TRNG比最先进的技术更好地利用DRAM带宽，当将总线频率扩展到12 GT/s时，吞吐量可达到吞吐量优化基线的2.03倍。
2021-05-25 cs.AR cs.CR
Closed-Loop Neural Prostheses with On-Chip Intelligence: A Review and A Low-Latency Machine Learning Model for Brain State Detection
闭环方法在系统神经科学和治疗性刺激中的应用为我们彻底改变对大脑的理解和开发新的神经调节疗法以恢复失去的功能带来了巨大的希望。能够进行多通道神经记录、现场信号处理、快速症状检测和闭环刺激的神经假体对于实现这种新型治疗至关重要。然而，现有的闭环神经调节设备过于简单，缺乏足够的片上处理和智能。在本文中，我们首先讨论了商业和研究闭环神经调节设备的大脑疾病。接下来，我们将回顾具有片上机器学习的最先进的神经假体，重点关注专用集成电路（ASIC）。系统要求，性能和硬件比较，设计权衡，和硬件优化技术进行了讨论。为了便于公平的比较和指导设计选择各种片上分类器，我们提出了一个新的能源面积（E-A）的效率指数的优点，评估硬件的效率和多通道的可扩展性。最后，我们提出了几种技术，以提高基于树的片上分类器的关键设计指标，无论是在集成方法和斜结构的上下文中。
2021-09-13 cs.AR eess.SP
