An Experimental Characterization of Combined RowHammer and RowPress Read Disturbance in Modern DRAM Chips
本文在 84 个真实 DDR4 芯片上实验表征 RowHammer 与 RowPress 组合访问模式，发现其首次位翻转更快且翻转位不同，并提出双边攻击中一行 RowPress 效应更强的假设。
2024-06-22 cs.AR cs.CR
SpyHammer: Understanding and Exploiting RowHammer under Fine-Grained Temperature Variations
首次揭示 RowHammer 对细粒度温度变化高度敏感，并提出 SpyHammer 攻击，利用位错误率随温度变化的规律精准窥探关键系统 DRAM 温度。
2024-06-02 cs.AR cs.CR
BreakHammer: Enhancing RowHammer Mitigations by Carefully Throttling Suspect Threads
BreakHammer通过跟踪并限制触发RowHammer预防性动作的硬件线程，显著降低内存系统性能、能耗和公平性开销，且面积开销几乎为零。
2024-10-04 cs.AR cs.CR
Understanding RowHammer Under Reduced Refresh Latency: Experimental Analysis of Real DRAM Chips and Implications on Future Solutions
本文基于388个真实DDR4芯片实验分析刷新延迟与RowHammer的关系，提出PaCRAM以部分电荷恢复降低五种现有缓解机制的性能、能耗和面积开销。
2025-02-17 cs.AR cs.CR
Demystifying DRAM Read Disturbance: Bridging the Gap Between Experimental Characterization and Device-Level Modeling of RowHammer and RowPress Phenomena
ETH Zurich（苏黎世联邦理工学院）；East China Normal University（华东师范大学）；Shanghai Jiao Tong University（上海交通大学）
本研究弥合了RowHammer与RowPress的实验表征与器件级建模的差距，通过TCAD仿真更新了器件级错误机制，为DRAM读干扰的表征与缓解提供了基础。
2026-07-31 cs.AR cs.CR
CoMeT: Count-Min-Sketch-based Row Tracking to Mitigate RowHammer at Low Cost
本文提出 CoMeT，利用 Count-Min Sketch 哈希计数器跟踪 DRAM 行激活，在极低 RowHammer 阈值下安全防止位翻转，并显著降低面积与性能开销。
2024-02-29 cs.AR cs.CR
SoK: Rowhammer on Commodity Operating Systems
本文系统化梳理了基于DRAM的商用系统中的Rowhammer攻击与防御，提出统一分析框架以刻画现有攻击、揭示新攻击向量，并分类归纳软件与生产级防御策略及其局限。
2024-05-01 cs.AR cs.CR
Are We Susceptible to Rowhammer? An End-to-End Methodology for Cloud Providers
云提供商担心Rowhammer对其服务器构成潜在的严重威胁，但目前他们缺乏系统的方法来测试服务器中使用的DRAM是否容易受到Rowhammer攻击。本文提出了一种端到端的方法来确定云服务器是否容易受到这些攻击。通过我们的方法，云提供商可以为DRAM构建最坏情况的测试条件。我们将我们的方法应用于来自主要云提供商的三类服务器。我们的研究结果表明，在以前的工作中使用的CPU指令序列安装Rowhammer攻击创建最坏情况下的DRAM测试条件。为了解决这一限制，我们开发了一个指令序列，利用微架构的副作用，以接近最佳的速度在现代英特尔Skylake和Cascade Lake平台上的“锤子”DRAM。我们还设计了一个DDR4故障注入器，可以反向工程任何DDR4 DIMM的行相邻。当应用于我们的云提供商的DIRECT时，我们发现DRAM行并不总是遵循线性映射。
2020-03-10 cs.AR cs.CR
ImPress: Securing DRAM Against Data-Disturbance Errors via Implicit Row-Press Mitigation
针对DRAM数据干扰错误，提出ImPress隐式行按压缓解方法，不限制行打开时间，兼容现有控制器和DRAM内跟踪器，保持Rowhammer阈值，透明增强对Row-Press的鲁棒性。
2024-07-22 cs.AR cs.CR
ABACuS: All-Bank Activation Counters for Scalable and Low Overhead RowHammer Mitigation
ABACuS提出利用单个共享行激活计数器跟踪所有DRAM bank中相同行地址的激活，以低性能、能量和面积开销实现可扩展的RowHammer缓解，并在多个阈值下优于现有方案。
2024-05-02 cs.AR cs.CR
DSAC: Low-Cost RowHammer Mitigation Using In-DRAM Stochastic and Approximate Counting Algorithm
针对RowBleed与RowHammer位翻转，本文提出时间加权计数及DSAC随机近似计数保护机制，并以最大干扰指标验证其较现有计数器算法降低133倍。
2025-06-16 cs.AR cs.CR
Threshold Breaker: Can Counter-Based RowHammer Prevention Mechanisms Truly Safeguard DRAM?
本文提出Threshold Breaker多侧故障注入攻击，通过攻击距目标行更远的行绕过基于计数器的RowHammer防御，并在128款DDR4 DRAM及DNN对抗攻击中验证其有效性。
2023-11-28 cs.AR cs.CR
Probabilistic Tracker Management Policies for Low-Cost and Scalable Rowhammer Mitigation
本文提出概率型追踪器管理策略 PROTEAS，通过请求流采样和随机驱逐实现抗 thrashing，在资源受限下以极低性能开销安全缓解 Rowhammer 攻击，且防御能力远超同类方案。
2024-04-24 cs.AR cs.CR
RowHammer: A Retrospective
这篇回顾性论文描述了动态随机存取存储器（DRAM）中的RowHammer问题，该问题最初由Kim等人在ISCA 2014会议~ \cite{rowhammer-isca2014}上介绍。RowHammer是一个电路级故障机制如何导致实际和广泛的系统安全漏洞的主要（也许是第一个）例子。重复访问现代DRAM芯片中的行会导致物理相邻行中一致可预测位位置处的位翻转。RowHammer是由称为{ \em DRAM干扰错误}的硬件故障机制引起的，这是缩放存储器技术中电路级单元间干扰的表现。Google Project Zero的研究人员在2015年证明，这种硬件故障机制可以被用户级程序有效地利用，以获得真实系统上的内核权限。许多其他后续作品展示了利用RowHammer的其他实际攻击。在本文中，我们全面调查了基于RowHammer的攻击的科学文献以及防止RowHammer的缓解技术。我们还讨论了DRAM和其他类型的存储器中可能潜伏的其他相关漏洞，例如，NAND闪存或相变存储器，随着存储器技术扩展到更高的密度，它们可能潜在地威胁安全系统的基础。最后，我们描述并倡导一种原则性的方法来进行内存可靠性和安全性研究，使我们能够更好地预测和预防此类漏洞。
2019-04-22 cs.AR cs.CR
Dynamic Rowhammer Threshold Management: Temperature-Aware Threshold for In-DRAM Defenses
Santa Clara University（圣克拉拉大学）
研究针对内存中行锤防御阈值随温度变化的问题，提出动态行锤阈值管理方法，通过线性-T模型和保护带调整各防御阈值，经实验验证能降低PRAC和SALT-C的突破次数，对TRR起诊断作用，且延迟较低。
2026-08-05 cs.AR cs.CR
An Experimental Analysis of RowHammer in HBM2 DRAM Chips
本文通过实验刻画了真实HBM2 DRAM芯片的RowHammer脆弱性，发现不同3D堆叠通道、行位置和未公开刷新触发防御对RH特性有显著影响，为未来攻击与防御提供依据。
2023-05-29 cs.AR cs.CR
ALARM: Active LeArning of Rowhammer Mitigations
University of Sussex（萨塞克斯大学）；Montanarius Ltd（Montanarius 有限公司）；Royal Holloway University of London（伦敦大学皇家霍洛威学院）；Huawei 2012 Labs, Huawei R&D UK（华为2012实验室，华为英国研发中心）；Arm Ltd（安谋国际科技股份有限公司）；University College London（伦敦大学学院）
Rowhammer是当代动态随机存取存储器（DRAM）的一个严重安全问题，其中位的读取或写入可以翻转其他位。DRAM制造商增加了缓解措施，但没有透露细节，这使得客户难以评估其功效。我们提出了一个工具，基于主动学习，自动推断参数Rowhammer缓解对现代DRAM的合成模型。
2022-11-30 cs.AR cs.CR cs.LG
Retrospective: Flipping Bits in Memory Without Accessing Them: An Experimental Study of DRAM Disturbance Errors
回顾 ISCA 2014 论文，该研究首次系统揭示现代 DRAM 中的 RowHammer 漏洞，证明超 80% 测试模块易受诱发位翻转影响，提出七种缓解方案，并深刻影响了后续学术界与工业界的安全攻防研究。
2023-06-28 cs.AR cs.CR
From Fleet to Lab: Revisiting the Security and Complexity of Industrial Rowhammer Mitigation
Georgia Institute of Technology（佐治亚理工学院）
本文分析工业级Rowhammer缓解方案Sigries的安全漏洞与复杂性问题，提出FiRM系列方案，通过协同设计跟踪与采样模式，实现低开销、安全的Rowhammer防御，性能优于Sigries与PARA。
2026-08-27 cs.AR cs.CR
Improving DRAM Performance, Reliability, and Security by Rigorously Understanding Intrinsic DRAM Operation
DRAM是现代系统中用于主存储器的主要技术。不幸的是，随着DRAM规模缩小到更小的技术节点，它在数据完整性和延迟方面都面临着关键挑战，这严重影响了整体系统的可靠性，安全性和性能。为了为未来的系统开发可靠、安全和高性能的基于DRAM的主存储器，严格地表征、分析和理解各个方面（例如，可靠性、保持性、等待时间、RowHammer漏洞）以及它们的架构。本论文的目标是1）开发技术和基础设施，使这种严格的表征，分析和理解，和2）使新的机制，以提高DRAM的性能，可靠性和安全性的基础上开发的理解。为此，在本论文中，我们1）设计、实现并原型化了一种新的实用且灵活的基于FPGA的DRAM表征基础设施（称为SoftMC），2）使用DRAM表征基础设施开发新的实验方法（称为U-TRR），以揭示现有专有的操作-DRAM RowHammer保护机制并设计新的RowHammer访问模式以有效地规避这些RowHammer保护机制，3）提出一种新的DRAM架构，称为SelfManaging DRAM，用于实现自主和有效的DRAM内维护操作，其不仅实现更好的性能、效率和可靠性，而且还实现对DRAM芯片的更快和更容易的改变的采用，以及4）提出了一种通用DRAM衬底，称为复制行（CROW）衬底，其实现用于改进DRAM性能、能量消耗和可靠性的新机制。
2023-03-13 cs.AR cs.CR
ARTA: Adaptive Reinforcement-Learning-Based Throttling Agent for RowHammer Vulnerabilities
British Columbia Institute of Technology（不列颠哥伦比亚理工学院）；Virginia Tech（弗吉尼亚理工大学）；Fairleigh Dickinson University（费尔利·迪金森大学）
提出ARTA，一种基于Q学习的轻量级节流机制，通过监控DRAM刷新窗口内的内存访问行为并动态调整核心吞吐量，消除位翻转并提升性能。
2026-06-06 cs.AR cs.CR
RowPress Vulnerability in Modern DRAM Chips
该研究揭示了现代DRAM中不同于RowHammer的新型读取干扰漏洞RowPress，验证其在商用DDR4芯片中广泛存在且能突破现有RowHammer防护，提出了可同时抵御两种干扰的有效缓解技术。
2024-08-19 cs.AR cs.CR
PuDHammer: Experimental Analysis of Read Disturbance Effects of Processing-using-DRAM in Real DRAM Chips
论文针对 PuD 多行激活引发的读扰动问题，在 316 个真实 DDR4 芯片上表征 PuDHammer，证明其显著降低位翻转阈值并可绕过 TRP，同时评估对策与 PRAC 的高开销。
2025-06-15 cs.AR cs.CR
RowPress: Amplifying Read Disturbance in Modern DRAM Chips
本文发现并系统分析了DDR4 DRAM中新型读干扰现象RowPress，通过保持行打开即可大幅降低引发位翻转所需的激活次数，并提出了基于现有RowHammer缓解技术的低开销防御方法。
2024-03-28 cs.AR cs.CR
Understanding and Mitigating Covert Channel and Side Channel Vulnerabilities Introduced by RowHammer Defenses
本文首次分析RowHammer防御引入的时序隐蔽与侧信道漏洞，提出LeakyHammer攻击实现高速信道和网站指纹识别，并评估三种对策，揭示根本缓解会带来高开销。
2025-10-16 cs.AR cs.CR
MINT: Securely Mitigating Rowhammer with a Minimalist In-DRAM Tracker
本文提出一种仅需单个条目的极简DRAM内部追踪器MINT，通过概率性选择刷新时缓解目标，以极低开销安全缓解Rowhammer攻击，并分析了刷新推迟的影响。
2024-07-22 cs.AR cs.CR
Security Analysis of the Silver Bullet Technique for RowHammer Prevention
本文档的目的是研究银弹算法在最坏情况下的RowHammer攻击中的安全特性。我们从数学上证明，银弹，当正确配置和实施在DRAM芯片，可以安全地防止RowHammer攻击。该演示侧重于最具代表性的Silver Bullet实现，该专利声称本演示中未涵盖的许多实现可能性。我们的研究得出结论，Silver Bullet是一种很有前途的RowHammer预防机制，可以配置为在各种效率区域权衡点安全地对抗RowHammer攻击，支持相对较小的Hammer计数值（例如，1000）和Silver Bullet表尺寸（例如，1.06KB）。
2021-06-15 cs.AR cs.CR
Exploring the Horizon: A Comprehensive Survey of Rowhammer
本文综合综述 Rowhammer 攻击，将其研究分为攻击、防御和有趣工作三类，并细分论文类别，旨在全面梳理该硬件安全威胁的研究现状。
2023-10-10 cs.AR cs.CR
DRAMDig: A Knowledge-assisted Tool to Uncover DRAM Address Mapping
由于最近出现的rowhammer漏洞需要无证的DRAM地址映射，我们提出了一个通用的知识辅助工具，DRAMDig，它需要考虑到领域知识，有效地和确定性地发现任何基于英特尔的机器上的DRAM地址映射。我们在一些机器上测试了DRAM Dig，这些机器具有不同的DRAM芯片和微架构组合，从英特尔Sandy Bridge到Coffee Lake。与以前的工作相比，DRAMDig确定性地反向工程DRAM地址映射在所有测试机器上，平均只有7.8分钟。基于未覆盖的映射，我们进行了双侧Rowhammer测试，结果表明，DRAMDig诱导显着更多的位翻转比以前的作品，证明了未覆盖的DRAM地址映射的正确性。
2020-07-25 cs.AR cs.CR
Revisiting DRAM Read Disturbance: Identifying Inconsistencies Between Experimental Characterization and Device-Level Studies
本文通过对比96个商用DDR4 DRAM芯片的实验表征与器件级模拟，发现RowHammer和RowPress位翻转方向及访问模式依赖性存在根本不一致，并提出两种可能原因，旨在推动对DRAM读干扰的更全面理解。
2025-04-25 cs.AR cs.CR
ORAP: Optimized Row Access Prefetching for Rowhammer-mitigated Memory
Texas A&M University（德克萨斯农工大学）；AheadComputing（阿赫德计算公司）；Arm Texas A&M University（安谋德州农工大学）
ORAP通过优化行访问预取减少DRAM激活率，提升性能并降低能耗。
2026-02-13 cs.AR
OpenGL GPU-Based Rowhammer Attack (Work in Progress)
本文提出利用 OpenGL 计算着色器的 GPU 加速 Rowhammer 攻击，通过统计优化和动态参数调整实现高效比特翻转，在 Raspberry Pi 4 上验证了其优于 CPU 方法的有效性，凸显了异构系统的安全风险。
2025-09-24 cs.AR cs.CR
HiRA: Hidden Row Activation for Reducing Refresh Latency of Off-the-Shelf DRAM Chips
DRAM是现代主存储器系统的构建块。DRAM单元必须定期刷新以防止数据丢失。刷新操作会干扰内存访问，从而降低系统性能。随着DRAM芯片密度随着技术节点缩放而增加，刷新操作也增加，因为：1）芯片中的DRAM行的数量增加;以及2）DRAM单元需要额外的刷新操作以减轻由RowHammer引起的位故障，RowHammer是随着技术节点缩放而变得更糟的故障机制。因此，以低性能开销实现刷新操作至关重要。为此，我们提出了一个新的操作，隐藏行激活（HiRA），和HiRA内存控制器（HiRA-MC）。HiRA通过在访问或刷新同一存储体中的另一行的同时刷新一行来隐藏刷新操作的延迟。与以前的作品不同，HiRA实现了这种并行性，而无需对现成的DRAM芯片进行任何修改。为此，它利用了新的观察结果，即如果行连接到不同的电荷恢复电路，则可以在没有数据丢失的情况下激活同一存储体中的两行。我们的实验表明，56%的真正现成的DRAM芯片，HiRA可以可靠地并行DRAM行的刷新操作与刷新或激活的任何32%的行在同一银行。通过这样做，HiRA将两次刷新操作的总体延迟降低了51.4%。HiRA-MC修改存储器请求调度器以在刷新操作可以与存储器访问或另一刷新同时执行时执行HiRA。我们的系统级评估表明，HiRA-MC将系统性能提高了12.6%和3.73倍，因为它减少了由于定期刷新和RowHammer保护刷新（预防性刷新）而导…
2022-09-21 cs.AR cs.CR
Improving DRAM Performance, Security, and Reliability by Understanding and Exploiting DRAM Timing Parameter Margins
本论文严格的特点，许多现代商品DRAM设备，并表明，通过利用DRAM访问时序裕度在DRAM推荐的DRAM时序规范，我们可以显着提高系统性能，降低功耗，提高设备的可靠性和安全性。首先，我们表征DRAM时序参数裕度，并发现DRAM的某些区域可以访问速度比其他地区由于DRAM单元工艺制造的变化。我们利用这一点，使可变的访问时间取决于被访问的DRAM单元，这不仅提高了整体系统性能，而且还降低了功耗。其次，我们发现，我们可以唯一地识别DRAM设备的故障，导致当我们访问DRAM的定时参数降低到低于规格值的位置。因为我们通过DRAM访问来诱导这些故障，所以我们可以比以前的工作更快地生成这些唯一标识符。第三，我们提出了一个随机数发生器，它是基于我们的观察，在某些DRAM单元的定时故障是随机引起的，因此可以重复轮询，非常迅速地产生真正的随机值。最后，我们描述了RowHammer的安全漏洞在广泛的现代DRAM芯片，同时违反DRAM刷新要求，以直接表征底层DRAM技术，而不干扰刷新命令。我们通过对真实芯片的表征证明，现有的RowHammer缓解机制要么不可扩展，要么在预计的未来设备中遭受过大的性能开销，因此研究更有效的RowHammer解决方案至关重要。总的来说，我们的研究建立了对现代DRAM设备的新理解，以同时提高计算系统的性能，可靠性和安全性。
2021-09-29 cs.AR cs.CR cs.PF
RAMPART: RowHammer Mitigation and Repair for Server Memory Systems
本文提出RAMPART，通过在DRAM中重新映射地址将RowHammer位翻转限制在单一设备内，结合SDDC和巡逻擦除实现错误自我修复，并引入BRC-VL提升性能，显著增强了服务器内存系统的RowHammer抵抗力。
2023-10-25 cs.AR
Compromising the Intelligence of Modern DNNs: On the Effectiveness of Targeted RowPress
本文提出 DRAM-profile-aware 攻击以比较 RowPress 与 RowHammer，对 11 种 DNN 的实验表明 RowPress 造成更快性能下降并绕过现有防护。
2024-12-03 cs.AR
ScaleDisturb: Exploiting Temporal Asymmetry to Amplify Read Disturbance in Modern DRAM Chips
ETH Zürich（苏黎世联邦理工学院）；CISPA（萨姆·霍伊泽尔计算机安全与隐私中心）；Inria Paris（法国国家信息与自动化研究所巴黎分部）
提出一种新的DRAM访问模式ScaleDisturb，通过不对称延长两个攻击行的打开时间放大读干扰，在更少的行激活次数下引发比特翻转，并降低攻击难度。
2026-06-05 cs.AR cs.CR
PVAC: A RowHammer Mitigation Architecture Exploiting Per-victim-row Counting
Seoul National University（首尔大学）；Samsung Electronics（三星电子）；University of Illinois Urbana-Champaign（伊利诺伊大学厄巴纳-香槟分校）
PVAC通过基于受害行的计数机制提升行锤防护能力，同时保持安全保证，实现更高的容忍度和更低的能耗。
2026-04-22 cs.AR cs.CR
PRACtical: Subarray-Level Counter Update and Bank-Level Recovery Isolation for Efficient PRAC Rowhammer Mitigation
本文提出 PRACtical，通过子阵列级计数器更新重叠与 bank 级恢复隔离优化 PRAC+ABO，在保持 Rowhammer 安全性的同时提升性能并降低能耗。
2025-07-24 cs.AR cs.ET
RogueRFM: Attacking Refresh Management for Covert-Channel and Denial-of-Service
该研究发现DDR5的RFM刷新管理接口存在跨存储体干扰副作用，据此构建了带宽最高31.3KB/s的隐蔽信道和最高致性能下降67%的拒绝服务攻击，并探讨了相应防御对策。
2025-01-11 cs.AR cs.CR
A Case for Transparent Reliability in DRAM Systems
今天的系统有各种各样的需求，很难使用一种尺寸适合所有商品DRAM解决。不幸的是，尽管系统设计者理论上可以调整商品DRAM芯片以满足他们的特定设计目标（例如，通过减少访问定时来提高性能、实现系统级RowHammer缓解），我们观察到，今天的设计者缺乏对商品DRAM芯片的可靠性特性的足够洞察力，以在实践中实现这些技术。在这项工作中，我们为DRAM制造商提供了一个案例，以提高DRAM可靠性关键方面的透明度（例如，基本芯片设计特性、测试策略）。这样做使系统设计人员能够做出明智的决定，以更好地适应商品DRAM，以满足现代系统的需求，同时保持其成本优势。为了支持我们的论点，我们研究了系统设计人员可以使商品DRAM芯片适应系统特定设计目标的四种方法：（1）提高DRAM可靠性;（2）减少DRAM刷新开销;（3）减少DRAM访问延迟;（4）减轻RowHammer攻击。我们观察到，采用解决方案的四个目标中的任何一个都需要系统设计人员对DRAM芯片的可靠性特性做出假设。这些假设阻碍了系统设计者在实践中使用这样的解决方案，因为很难做出和依赖假设。我们认为DRAM标准是问题的根源：当前的标准严格执行固定的工作点，没有规范系统设计人员如何探索替代工作点。为了克服这个问题，我们介绍了一个两步的方法，重新评估DRAM标准，重点是DRAM的可靠性的透明度，使系统设计人员被鼓励，使大多数商品DRAM技术为当前和未来的…
2022-04-21 cs.AR
Revisiting Residue Codes for Modern Memories
剩余码传统上用于计算错误校正，而不是存储错误校正。在本文中，我们使用这些代码的存储错误校正与令人惊讶的结果。我们发现，适应现代存储系统的残留代码提供了一个水平的纠错与传统的计划，如里德-所罗门与更少的存储位。例如，我们对剩余码的修改-- MUSE ECC --可以使用大约30%的比特提供ChipKill保护。我们表明，存储增益可用于保持新兴的安全功能，如内存标记所需的元数据，或提供更好的检测能力，对Rowhammer攻击。我们的评估表明，在支持MUSE的系统中，内存标记显示内存带宽利用率降低了12%，同时提供了与传统ECC基线相同的纠错级别，而没有明显的性能损失。因此，我们的工作展示了一个新的，灵活的原语，共同设计的可靠性与安全性和性能。
2022-12-19 cs.AR
Read Disturbance in High Bandwidth Memory: A Detailed Experimental Study on HBM2 DRAM Chips
本文通过实验表征六颗HBM2 DRAM芯片，揭示读干扰脆弱性的芯片内与芯片间差异及未公开防御机制，为更强大的攻击与更高效防御提供依据。
2024-05-02 cs.AR cs.CR
Ramulator 2.0: A Modern, Modular, and Extensible DRAM Simulator
Ramulator 2.0是一款模块化、可扩展的DRAM模拟器，通过抽象关键组件接口和可复用lambda函数库，支持快速实现和评估内存控制器及DRAM设计变更，并已开源。
2023-11-29 cs.AR cs.CR
Self-Managing DRAM: A Low-Cost Framework for Enabling Autonomous and Efficient in-DRAM Operations
提出自管理DRAM（SMD）架构，将维护操作控制从内存控制器移至芯片内部，通过单一接口修改实现自主维护与延迟重叠，平均加速4.1%，低成本且开源。
2025-08-06 cs.AR cs.CR
ColumnDisturb: Understanding Column-based Read Disturbance in Real DRAM Chips and Implications for Future Systems
本文实验发现真实DRAM芯片中的新读干扰现象ColumnDisturb，经列干扰多个子阵列单元，随技术微缩恶化，并削弱保留感知刷新机制收益。
2025-10-17 cs.AR cs.CR
Spatial Variation-Aware Read Disturbance Defenses: Experimental Analysis of Real DRAM Chips and Implications on Future Solutions
该研究表征144个真实DDR4芯片中读干扰的空间差异，并提出Svärd按行级脆弱性动态调整防御强度，以降低五种现有方案开销并提升性能。
2024-02-28 cs.AR cs.CR
Chronus: Understanding and Securing the Cutting-Edge Industry Solutions to DRAM Read Disturbance
针对DRAM读干扰，提出Chronus机制，通过并发更新计数器与动态控制预防性刷新，解决PRAC的高开销与波浪攻击弱点，性能开销近零。
2025-09-07 cs.AR cs.CR
Rethinking the Producer-Consumer Relationship in Modern DRAM-Based Systems
该研究指出现有DRAM标准中生产者与消费者的职责分离阻碍技术缩放，通过分析四大DRAM挑战提出引入有限信息透明度，并给出从众包信息发布到标准修订的两步实施方案。
2024-01-29 cs.AR
DRAM Bender: An Extensible and Versatile FPGA-based Infrastructure to Easily Test State-of-the-art DRAM Chips
本文提出基于 FPGA 的开源基础设施 DRAM Bender，通过底层命令控制、易用 C++/Python 接口和模块化扩展支持现代 DRAM 实验，并在五类 FPGA 及 RowHammer 案例中验证其有效性。
2025-10-20 cs.AR cs.CR
Variable Read Disturbance: An Experimental Analysis of Temporal Variation in DRAM Read Disturbance
该研究首次发现DRAM行的读取干扰阈值（RDT）随时间显著且不可预测变化的可变读取干扰（VRD）现象，通过实验分析其特性及对现有缓解技术的影响，并评估了保护带与纠错码结合的缓解方案及其性能开销。
2025-02-18 cs.AR cs.CR
Memos: Revisiting Hybrid Memory Management in Modern Operating System
混合DRAM/NVM体系结构的出现对操作系统中现有的存储管理机制提出了挑战。在本文中，我们介绍了备忘录，它可以调度整个存储层次结构，包括高速缓存，通道，主存储器包括DRAM和NVM的同时存储资源。在我们新设计的内核级监控模块和页面迁移引擎的支持下，memos可以根据在线存储模式、当前资源利用率和存储介质的特性，动态地优化数据在存储层次结构上的放置。我们的实验结果表明，备忘录可以实现高的内存利用率，对系统吞吐量的19.1%和服务质量的23.6%的平均贡献。此外，memo可以将NVM侧存储器延迟降低3~ 83.3%，能耗降低25.1~ 99%，并显著提高NVM寿命（平均提高40倍）。
2017-03-22 cs.AR cs.OS
