Near-Memory Parallel Indexing and Coalescing: Enabling Highly Efficient Indirect Access for SpMV
针对SpMV中间接访问导致的低效问题，提出结合低开销数据合并器与近内存间接流单元的AXI-Pack扩展方案，利用内存级并行与合并，实现有效间接访问8倍加速及SpMV端到端3倍加速，片上存储仅27kB。
2023-11-17 cs.AR
A Modern Primer on Processing in Memory
本文系统梳理了内存中处理（PIM）的研究动机、利用内存处理与近内存处理两类设计方法及其跨层挑战，指出从以处理器为中心向以内存为中心转变是 PIM 实际应用的最大障碍。
2025-02-06 cs.AR cs.DC
CODA: Enabling Co-location of Computation and Data for Near-Data Processing
最近的研究表明，近数据处理（NDP）是一种有效的技术，用于提高数据密集型工作负载的性能和能源效率。然而，在具有多个存储器模块的实际系统中利用NDP引入了新的挑战。在当今的系统中，其中在存储器模块中不发生计算，物理地址空间在所有存储器模块之间以精细粒度交错，以通过分布存储器业务来帮助提高处理器-存储器接口的利用率。然而，这与NDP的高效使用不一致，NDP需要在存储器模块中小心地放置数据，使得近数据计算及其专用数据可以被定位在各个存储器模块中，同时在存储器模块之间分布共享数据以减少热点。为了解决这一新的挑战，我们提出了一组技术，（1）使操作系统页的集合能够在内存模块之间进行细粒度交错（如今天所做的）或被连续地放置在各个存储器模块上（如对于NDP私有数据所期望的），以及（2）基于其预期的访问模式来决定是本地化还是分布每个存储器对象，并将计算引导到存储器，访问位于。我们对各种工作负载的评估表明，所提出的机制将性能提高了31%，并在无法利用计算数据亲和特性的基线系统上减少了38%的远程数据访问。
2017-10-26 cs.AR
Enabling Efficient Transaction Processing on CXL-Based Memory Sharing
本文提出软硬件协同系统CtXnL，通过新型混合一致性原语解决CXL共享内存事务处理中跨节点缓存一致性成本过高的问题，在OLTP负载下实现最高2.08倍吞吐量提升。
2025-07-23 cs.AR
Enabling Effective Error Mitigation in Memory Chips That Use On-Die Error-Correcting Codes
主存储器存储密度的改进主要由工艺技术缩放驱动，工艺技术缩放通过加剧各种电路级错误机制而对可靠性产生负面影响。为了补偿不断增长的出错率，存储器制造商和消费者都使用错误缓解机制来提高制造良率并允许系统设计者满足可靠性目标。开发有效的错误缓解措施需要了解错误的特征（例如，最坏情况行为、统计特性）。不幸的是，我们观察到，在现代内存芯片中使用的专有的片上纠错码（ECC）通过以不可预测的、依赖于ECC的方式混淆CPU可见的错误特性而对有效的错误减轻提出了新的挑战。本论文结合实际芯片实验和统计分析，详细了解了片上ECC如何混淆主存错误机制的统计特性。我们实验研究内存错误，研究如何在芯片ECC混淆他们的统计特征，并开发新的测试技术，以克服混淆。我们的研究结果表明，混淆的错误特性可以恢复使用新的内存测试技术，利用芯片上的ECC和内存错误机制的统计特性之间的相互作用，以暴露物理单元的行为。最后，我们讨论的DRAM可靠性特性的透明度，以使DRAM消费者能够更好地了解和适应商品DRAM芯片，以满足其系统特定的需求的关键需求。我们希望并相信，我们在这篇论文中提出的分析，技术和结果将使社会能够更好地理解和解决当前和未来的可靠性挑战，以及适应商品存储器新的有利应用。
2022-04-21 cs.AR
Enabling full-speed random access to the entire memory on the A100 GPU
该研究介绍A100 GPU内存架构特性，提出逆向推导硬件布局信息的技术，通过规避TLB问题并将单线程访问窗口限制在64GB以内，实现对全部内存的全速HBM随机访问。
2024-05-19 cs.AR cs.PF
A Workload and Programming Ease Driven Perspective of Processing-in-Memory
许多现代和新兴的应用程序必须处理越来越大的数据量。不幸的是，流行的计算范例并没有被设计为有效地处理这样的大规模数据：在内存子系统和CPU之间移动这些数据的能量和性能成本现在占了计算的总成本的主导地位。这迫使系统架构师和设计师从根本上重新思考如何设计计算机。内存处理（PIM）是一种计算范例，通过将计算引入数据来避免大多数数据移动成本。现代存储器系统中的新机会使得能够在存储器子系统内执行不同程度的处理的架构成为可能。然而，构建PIM架构必须解决许多实际的系统级问题，包括使工作负载和程序员能够轻松地利用PIM。本文研究了实现PIM架构的实际构建和广泛采用的三个关键领域。首先，我们描述了我们在系统地识别PIM在实际应用中的机会方面的工作，并量化了流行的新兴应用的潜在收益（例如，机器学习、数据分析、基因组分析）。其次，我们的目标是解决几个关键问题，这些程序的PIM架构。第三，我们描述了广泛采用PIM仍然面临的挑战。
2019-07-26 cs.AR cs.DC
Terracotta: Enabling the Adoption of New DRAM Techniques via a Flexible DRAM Interface and Memory Controller
ETH Zürich（苏黎世联邦理工学院）；CISPA（CISPA亥姆霍兹信息安全中心）；New York University（纽约大学）
Terracotta通过可编程内存控制器和自定义命令扩展，利用DRAM技术间的相似性构建原语，实现多种DRAM技术而无需重复修改接口，保留>96%性能，开销极低。
2026-10-07 cs.AR cs.CR cs.DC
Scalable and RISC-V Programmable Near-Memory Computing Architectures for Edge Nodes
针对边缘节点能效瓶颈，提出软件友好、低集成难度的近内存计算架构NM-Caesar与NM-Carus，相比RISC-V CPU显著降低执行时间并提升能效，NM-Carus峰值能效达306.7 GOPS/W。
2025-03-27 cs.AR
Enabling Atomic Durability for Persistent Memory with Transiently Persistent CPU Cache
持久性内存（persistent memory，python）产品将持久性域提升到内存级别。Intel最近引入了eADR特性，该特性保证在断电时刷新CPU缓存中缓冲的数据，从而使CPU缓存成为一个临时持久域。研究人员已经探索了如何为应用程序的内部数据启用原子持久性。在本文中，我们利用eADR支持的CPU缓存来做到这一点。修改后的缓存行在写回pencil之前是pencil内数据的自然重做日志副本。但是，由于缓存替换或崩溃时的eADR而导致的回写会覆盖原始副本。我们相应地开发了Hercules，一个用于事务级原子持久性的硬件日志设计，支持组件安装在CPU高速缓存，内存控制器（MC）和pencil中。当事务提交时，Hercules将其数据留在缓存行中进行片上提交。对于在提交之前被驱逐的缓存行，Hercules要求MC将它们重定向并持久化到内存日志条目中，并在提交事务时将它们提交到片外。Hercules仅在运行时为缓存替换延迟执行python写入。在崩溃时，Hercules将活动事务的元数据和数据保存到pencil中以进行恢复。实验表明，通过使用CPU缓存进行缓冲和日志记录，Hercules产生了更高的吞吐量，并且比最先进的设计少得多的python写入。
2022-10-31 cs.AR
Enabling Efficient Hybrid Systolic Computation in Shared L1-Memory Manycore Clusters
本研究提出在共享L1内存众核集群中利用RISC-V核心与Xqueue、QLRs两种ISA扩展构建混合脉动架构，在面积仅增6%下使计算利用率翻倍至73%，能效提升65%。
2024-04-24 cs.AR
Enabling Virtual Memory Research on RISC-V with a Configurable TLB Hierarchy for the Rocket Chip Generator
Rocket Chip Generator使用一系列参数化处理器组件来生产基于RISC-V的SoC。它是一个强大的工具，可以产生各种各样的处理器设计，从微型嵌入式处理器到复杂的多核系统。在本文中，我们扩展了火箭芯片生成器的存储管理单元的功能，特别是TLB层次结构。TLB在性能方面是必不可少的，因为它们减轻了频繁的页表遍历的开销，但是由于它们的大小和/或关联性，可能损害处理器的关键路线。在原始的Rocket Chip实现中，L1指令/数据TLB是完全关联的，而共享的L2 TLB是直接映射的。我们解除这些限制，设计和实现可配置的，集关联L1和L2 TLB模板，可以创建任何组织从直接映射到全关联，以实现所需的性能和资源利用率，特别是对于较大的TLB。我们评估不同的TLB配置和目前的性能，面积和频率的结果，我们的设计使用基准测试从SPEC 2006套件的Xilinx ZCU 102 FPGA。
2020-09-16 cs.AR
Enabling Design Space Exploration of DRAM Caches in Emerging Memory Systems
随着应用程序对内存容量和性能需求的不断增长，CPU厂商开始在单个系统中部署异构内存系统，或者通过拆分来部署异构内存系统。例如，像英特尔的Knights Landing和Sapphire Rapids这样的系统可以配置为使用高带宽内存作为主内存的缓存。虽然有大量的研究调查DRAM缓存的设计，有很少的研究调查DRAM缓存从整个系统的角度来看，因为没有一个合适的模型提供给社区，以准确地研究大规模系统与DRAM缓存在一个周期的水平。在这项工作中，我们描述了一个新的周期级DRAM高速缓存模型的gem 5模拟器，可用于异构和分散的系统。我们相信，这种模式使社区能够为支持DRAM缓存的下一代存储器系统进行设计空间探索。
2023-03-23 cs.AR cs.PF
G10: Enabling An Efficient Unified GPU Memory and Storage Architecture with Smart Tensor Migrations
UIUC（伊利诺伊大学厄巴纳-香槟分校）
G10提出统一GPU内存与存储架构，利用编译器预测张量行为并智能调度迁移，隐藏数据传输开销，性能最高提升1.75倍，达到理想性能的90.3%。
2023-10-13 cs.AR cs.LG
Enabling Long FFT Convolutions on Memory-Constrained FPGAs via Chunking
通过分块技术在内存受限的FPGA上实现长FFT卷积，提升长上下文推理性能
2025-12-28 cs.AR cs.LG
Shared-PIM: Enabling Concurrent Computation and Data Flow for Faster Processing-in-DRAM
Shared-PIM通过在DRAM内存库中策略性分配行并利用内存外设，实现同一内存库内并发计算与数据传输，相比LISA降低数据移动延迟和能耗，集成到pLUTo后显著提升矩阵乘法、多项式乘法、数值传输及图处理任务性能，面积开销仅7.16%。
2025-05-07 cs.AR
PATTON: Enabling Commodity PIM for Production LLM Serving
KAIST（韩国科学技术院）
PATTON通过分层颗粒分配和提交区机制，在不修改PIM处理单元的前提下，实现商用PIM上生产级LLM服务的高效KV缓存管理，平均加速1.95倍并提升能效4.83倍。
2026-09-11 cs.AR
TicToc: Enabling Bandwidth-Efficient DRAM Caching for both Hits and Misses in Hybrid Memory Systems
本文研究了混合DRAM + 3D-XPoint存储器的带宽效率DRAM缓存。3D-XPoint正在成为DRAM的可行替代品，因为它支持高容量和非易失性主存储器系统;然而，3D-XPoint的读取速度慢4- 8倍，写入速度更差。因此，在3D-XPoint之前的有效DRAM缓存对于实现高容量、低延迟和高写入带宽存储器非常重要。DRAM缓存设计有两种主要方法：（1）内部标签缓存行（TIC）组织，通过将标签存储在每条线旁边，以便一次访问既获得标签又获得数据，来优化命中，以及（2）外部标签缓存行（TOC）组织，通过将来自多个数据线的标签存储在一起，以优化未命中，以便一次标签访问获得多个数据线的信息。理想情况下，我们希望TIC具有低命中延迟，TOC具有低未命中带宽。为此，我们提出了TicToc，一个提供TIC和TOC的组织，以获得两者的命中和错过的好处。然而，我们发现，单纯地将两者结合起来实际上比TIC执行得更差，因为需要支付带宽来维护两个元数据。这项工作的主要贡献是开发架构技术，以减少维护TIC和TOC元数据的带宽。我们发现大部分的带宽成本是由于维护TOC脏位。我们提出了DRAM缓存脏位，它携带DRAM缓存脏信息的最后一级缓存，修剪重复的脏位检查已知的脏线。然后，我们提出了先发制人的脏标记，它预测哪些行将被写入，并在安装时主动标记脏位，以摊销初始脏位更新。我们对具有3D-XPoint内存的4…
2019-07-04 cs.AR
An Energy-Efficient Heterogeneous Memory Architecture for Future Dark Silicon Embedded Chip-Multiprocessors
主存储器在嵌入式系统的总能耗中起着重要的作用。在未来的纳米级设计中使用传统的存储器技术会导致泄漏功耗和温度相关问题的急剧增加。新兴的非易失性存储器（NVM）技术提供了许多期望的特性，诸如接近零的泄漏功率、高密度和非易失性。它们可以显着减轻未来嵌入式芯片多处理器（eCMP）系统中的内存泄漏功耗问题。然而，它们遭受诸如有限的写入耐久性和高写入能耗的挑战，这限制了它们在现代存储器系统中的采用。在这篇文章中，我们提出了一个凸优化模型来设计一个3D堆叠混合存储器架构，以最大限度地减少未来嵌入式系统在暗硅时代的能耗。该方法满足耐久性约束，以设计一个可靠的存储系统。我们的凸模型优化了eDRAM和STT-RAM存储体在存储层上的数量和位置，以在未来的eCMP中利用这两种技术的优势。能源消耗，在暗硅时代的主要挑战，在这项工作中表示为一个主要目标，它是最小化的详细的优化模型，以设计一个暗硅感知的3D芯片多处理器。实验结果表明，与基线存储器设计相比，所提出的架构提高了3D CMP的平均能耗和性能分别约61.33%和9%。
2019-12-13 cs.AR
Memory-Centric Computing: Solving Computing's Memory Problem
针对计算系统中内存带来的能耗、性能等瓶颈，本文提出转向以内存为中心的范式，通过内存自主管理、内存内计算解决扩展难题并提升能效，同时给出演进式落地路径。
2025-09-04 cs.AR cs.DC
Towards Enabling Distance-Based Memory Addressing
University of Utah（犹他大学）
本文提出一种数据并行硬件/软件机制，通过轻量级原语在内存中执行大规模近似暴力相似性搜索，并将剪枝作为后处理步骤，实现近乎完美召回率及数量级性能与能耗提升。
2026-09-09 cs.AR cs.ET
Gem5-AcceSys: Enabling System-Level Exploration of Standard Interconnects for Novel Accelerators
针对新型加速器的系统级互连设计问题，本文提出Gem5-AcceSys框架，通过Transformer工作负载的矩阵乘法加速器案例评估PCIe在不同内存配置下的性能，为架构师平衡性能与成本提供见解。
2025-04-15 cs.AR cs.PF
SecDDR: Enabling Low-Cost Secure Memories by Protecting the DDR Interface
SecDDR面向DDRx直接连接内存提出低成本重放攻击保护方案，通过在ECC芯片DRAM裸片上放置有限安全逻辑，避免内存侧数据认证且不改变DDR协议，实现接近仅加密内存的性能并显著优于完整性树和认证通道。
2023-10-27 cs.AR cs.CR
ReckOn: A 28nm Sub-mm2 Task-Agnostic Spiking Recurrent Neural Network Processor Enabling On-Chip Learning over Second-Long Timescales
自主边缘设备的强大现实部署需要片上适应用户、环境和任务引起的可变性。由于片上存储器的限制，以前的学习设备仅限于静态刺激，没有时间的内容。我们提出了一个0.45毫米$^2$尖峰RNN处理器，使任务无关的在线学习超过几秒钟，我们演示了导航，手势识别和关键字定位在0.8%的内存开销和<150- $μ$ W的训练功率预算。
2022-08-20 cs.AR cs.ET cs.NE
Zeno: A Scalable Capability-Based Secure Architecture
尽管安全研究人员做出了许多努力，但内存漏洞仍然是现代计算系统的首要问题。基于功能的解决方案旨在通过对每个内存引用的访问权限进行编码来解决硬件级别的整个内存漏洞类别。虽然一些能力系统已经被商业采用，但很少有人将能力模型应用于大型企业规模的系统。云计算和高性能计算通常需要程序在许多计算节点之间共享内存。这对现有的能力模型提出了挑战，因为能力必须跨多个节点执行。每个节点必须就某个功能具有哪些访问权限达成一致，并且远程内存访问的开销必须保持可管理。为了应对这些挑战，我们引入了Zeno，一种新的基于能力的架构。Zeno支持基于空间的能力模型，以支持大规模多节点系统中的全局共享能力。在这项工作中，我们描述了Zeno架构，定义了Zeno的安全属性，评估了Zeno作为大规模功能架构的可扩展性，并通过FPGA实现测量了硬件开销。
2022-08-21 cs.AR cs.CR
Enabling Compute-Communication Overlap in Distributed Deep Learning Training Platforms
深度学习（DL）训练平台通过互连多个DL加速器（例如，GPU/TPU）通过快速、定制的互连与数百GB的带宽。然而，正如我们在这项工作中所发现的，驱动这个带宽是相当具有挑战性的。这是因为在使用加速器的计算和存储器进行DL计算和通信之间存在有害的平衡。这项工作有两个关键贡献。首先，通过实际系统测量和详细建模，我们了解了DL计算和通信的计算和内存带宽需求。其次，我们提出了一种新的DL集体通信加速器，称为加速器集体引擎（ACE），它与加速器端点的计算和网络引擎一起。ACE为DL计算释放了端点的计算和内存资源，从而将驱动相同网络带宽所需的内存带宽平均降低了3.5倍。对于现代DL工作负载和不同的网络规模，ACE平均可将有效网络带宽利用率提高1.44倍（高达2.67X），平均值为1.41X（最高1.51X）、1.12X与最佳基线配置相比，ResNet-50、GNMT和DLRM的迭代时间分别加快了1.17倍（高达1.19倍）和1.13倍（高达1.19倍）。
2022-05-04 cs.AR cs.DC
Self-Managing DRAM: A Low-Cost Framework for Enabling Autonomous and Efficient in-DRAM Operations
提出自管理DRAM（SMD）架构，将维护操作控制从内存控制器移至芯片内部，通过单一接口修改实现自主维护与延迟重叠，平均加速4.1%，低成本且开源。
2025-08-06 cs.AR cs.CR
Mainframe-Style Channel Controllers for Modern Disaggregated Memory Systems
针对近数据处理因缺乏以操作系统为核心的抽象而难以落地的问题，受大型机通道控制器启发提出内存通道控制器，作为分解内存系统中近数据处理的可移植虚拟化抽象，利用缓存一致性实现更丰富的细粒度编程模型。
2025-09-05 cs.AR cs.ET cs.OS
Space-CIM: Enabling Compute-In-Memory Accelerators for Thermally-Constrained Space Platforms
Iowa State University of Science and Technology（爱荷华州立科技大学）
针对空间热约束，提出辐射器在环协同设计方法，比较GPU与存内计算加速器性能，证明CIM在空间部署中具有放大优势。
2026-06-04 cs.AR cs.ET
Memory-Centric Computing
以内存为中心的计算通过在数据生成和存储处启用计算能力，从根本上减少数据移动与访问延迟，提升系统性能和能效，主要分为使用内存处理和近内存处理两大类架构。
2023-09-13 cs.AR cs.DC cs.ET
Hardware-Algorithm Co-design Enabling Processing-in-Pixel-in-Memory (P2M) for Neuromorphic Vision Sensors
针对神经形态视觉传感器像素内模拟MAC操作中电容电荷保持时间受限导致的算法精度与能耗权衡问题，提出硬件-算法协同设计方法，全面分析有限积分时间的影响并改进漏电性能。
2023-10-07 cs.AR eess.IV
A Modern Large-Scale Memory Characterization Laboratory
ETH Zürich（苏黎世联邦理工学院）
本文介绍大规模DRAM特性实验室，其核心组件DRAM Bender支持新型实验、扩展接口标准并便于大规模使用，旨在解决内存瓶颈问题。
2026-06-15 cs.AR cs.CR cs.DC
Beyond GEMM-Centric NPUs: Enabling Efficient Diffusion LLM Sampling
Imperial College London（伦敦帝国学院）；University of Edinburgh（爱丁堡大学）；University of Cambridge（剑桥大学）
本文提出了一种针对扩散LLM采样的NPU架构优化方案，通过轻量级向量原语、内存重用策略和混合精度内存层次结构，实现了2.53倍的加速性能。
2026-01-28 cs.AI cs.AR cs.DC
Breaking the Memory Wall for AI Chip with a New Dimension
IC League Inc.（IC League公司）；Haining, China（海宁（中国）（注意：Haining, China 是地址信息，按要求不应提取为机构，此处原回答有误，正确应为仅提取IC League Inc.）修正后：{）
深度学习的最新进展导致人工智能（AI）在计算机视觉和自然语言处理等应用中得到广泛采用。随着神经网络变得越来越深、越来越大，人工智能建模的需求超过了传统芯片架构的能力。内存带宽落后于处理能力。能源消耗在总拥有成本中占主导地位。目前，内存容量不足以支持最先进的NLP模型。在这项工作中，我们提出了一种名为日出的3D AI芯片，它具有近内存计算架构，可以解决这三个挑战。这种分布式的近内存计算架构使我们能够用丰富的数据带宽来拆除限制性能的内存墙。我们在40纳米技术上实现了与竞争对手在7纳米技术上的芯片相同的能效水平。通过采用与其他人工智能芯片类似的技术，我们预计与每个基准测试中最好的芯片相比，能源效率将提高10倍以上，性能将提高7倍，内存容量将提高20倍。
2020-09-28 cs.AI cs.AR cs.CV
