SPEED: A Scalable RISC-V Vector Processor Enabling Efficient Multi-Precision DNN Inference
针对边缘平台部署多精度DNN的难题，提出可扩展RVV处理器SPEED，通过定制指令、参数化张量单元与混合数据流提升效率，28nm工艺下在吞吐量、能效与面积效率上均优于现有同类处理器。
2024-09-21 cs.AR
Enable Lightweight and Precision-Scalable Posit/IEEE-754 Arithmetic in RISC-V Cores for Transprecision Computing
School of Electronic Science and Engineering, Nanjing University（南京大学电子科学与技术学院）
本研究提出在RISC-V处理器中集成轻量级、精度可扩展的posit编解码器及IEEE-754兼容ISA扩展，实现跨精度计算，相比现有方案显著降低资源消耗并提升GEMM吞吐量。
2025-05-25 cs.AI cs.AR
A near-threshold RISC-V core with DSP extensions for scalable IoT Endpoint Devices
物联网的终端设备不仅需要在几毫瓦的极窄功率包络下工作，而且还需要在计算能力上具有灵活性，从几kOPS到GOPS。近阈值（NT）操作可以获得更高的能量效率，并通过并行性获得性能可扩展性。在本文中，我们描述了一个开源的RISC-V处理器核心的设计，专为NT操作在紧密耦合的多核集群。我们引入了并行扩展和微架构优化，以增加计算密度，并尽量减少对共享存储层次结构的压力。对于典型的数据密集型传感器处理工作负载，由于智能L0缓冲区可以减少缓存访问争用并支持压缩指令，因此拟议的核心平均速度快3.5倍，能效高3.2倍。SIMD扩展（如点积）和内置的L0存储进一步减少了8倍的共享内存访问，减少了3.2倍的争用。该集群具有四个NT优化内核，工作电压为0.6V至1.2V，采用低成本65nm体CMOS技术，峰值效率为67MOPS/mW。在低功耗28nmFDSOI工艺中，最高效率可达193MOPS/mW（40MHz，1mW）。
2016-08-30 cs.AR
Toki: Profiling HBM Performance on FPGA Systems with RISC-V Soft Cores and PCIe Host DMA Traffic
Politecnico di Milano（米兰理工大学）
Toki是首个开源软硬件框架，通过联合RISC-V软核工作负载与PCIe主机DMA流量，在AMD Alveo U55C上剖析HBM性能，揭示计算核心组织、访问模式及争用对性能的影响。
2026-09-23 cs.AR
SAILOR: A Scalable and Energy-Efficient Ultra-Lightweight RISC-V for IoT Security
SAILOR是一种面向物联网安全的超轻量RISC-V核心，通过模块化设计和可调节数据路径，在保证性能的同时实现低功耗和低硬件成本。
2026-02-27 cs.AR cs.CR
FeNN-DMA: A RISC-V SoC for SNN acceleration
School of Engineering and Informatics, University of Sussex, Brighton, BN1 9QJ, UK（工程与信息学学院，Sussex大学，Brighton，BN1 9QJ，UK）
FeNN-DMA是一种基于RISC-V的可编程SoC，专为在FPGA上高效模拟SNN而设计，支持复杂神经元模型和网络拓扑，实现高精度分类任务。
2026-02-06 cs.AI cs.AR cs.NE
AraXL: A Physically Scalable, Ultra-Wide RISC-V Vector Processor Design for Fast and Efficient Computation on Long Vectors
本文提出了模块化可扩展的64位RISC-V V向量处理器AraXL，通过分布式分层互连解决物理扩展瓶颈，支持多达64个并行向量通道，在22nm工艺下实现146 GFLOPs峰值性能和40.1 GFLOPs/W能效。
2025-01-17 cs.AR
Vectorizing Quantum Control: A RISC-V Vector Extension Architecture for Scalable Qubit Systems
Technical University of Munich（慕尼黑工业大学）
研究针对量子控制处理器依赖定制指令集、可扩展性差等问题，提出基于RISC-V向量引擎的矢量化量子控制方法，能高效处理多量子比特，支持动态调整与测量，经评估在执行时间上比基线加速2.52倍，扩展性良好。
2026-08-19 cs.AR quant-ph
U-Sonic: An Open-Source 8-Channel Ultrasound Transmit IP in a 130 nm RISC-V SoC
本文提出U-Sonic，一个集成于32位RISC-V SoC的开源8通道超声发射IP，支持可编程激励和同步控制，在130 nm工艺下实现14.9 kGE面积，并开源发布。
2026-10-02 cs.AR eess.SP
Late Breaking Results: A RISC-V ISA Extension for Chaining in Scalar Processors
ETH Zurich（苏黎世联邦理工学院）；D-ITET（信息与电气工程学院）
本文提出一种面向标量顺序处理器的 RISC-V ISA 扩展——标量链式执行，通过硬件-软件协同缓解流水线停顿，在寄存器受限的模板计算中实现超过 93% 的 FPU 利用率、4% 加速和 10% 能效提升。
2025-03-26 cs.AR
Towards Zero-Stall Matrix Multiplication on Energy-Efficient RISC-V Clusters for Machine Learning Acceleration
针对灵活ML加速器的控制流与内存访问低效问题，提出基于RISC-V集群的零开销循环嵌套和零冲突内存子系统微架构，实现近理想利用率与性能能效提升，兼顾可编程性与广泛工作负载支持。
2025-06-12 cs.AR
MemPool Flavors: Between Versatility and Specialization in a RISC-V Manycore Cluster
本文介绍了基于RISC-V的开源众核集群MemPool，并详细比较了Baseline、Systolic和Vectorial三种变体在通用性与性能之间的架构权衡。
2025-03-21 cs.AR cs.DC
FPGA Lifecycle Management for RISC-V Systems
aicas GmbH（aicas有限公司）
针对RISC-V系统缺乏厂商中立FPGA生命周期管理模型的问题，提出基于Linux能力的主机无关控制平面架构，在Zynq-7000 SoC上实现原型，为 fleet级FPGA管理提供可移植基础。
2026-08-20 cs.AR cs.SE
Evaluating IOMMU-Based Shared Virtual Addressing for RISC-V Embedded Heterogeneous SoCs
本研究针对嵌入式异构SoC中加速器物理寻址带来的内存开销问题，评估了基于IOMMU的共享虚拟寻址在RISC-V架构系统中的性能，验证了末级缓存可大幅降低地址转换开销，证明该方案适用于此类系统。
2025-02-24 cs.AR
A Precision-Scalable RISC-V DNN Processor with On-Device Learning Capability at the Extreme Edge
School of Electronic Science and Engineering, Nanjing University（南京大学电子科学与工程学院）
提出一种支持2至16位定点推理与FP16端上学习的精度可扩展RISC-V DNN处理器，通过乘法器复用等方法提升硬件利用率，在Xilinx ZCU102 FPGA上实现最高14.6倍的推理与能效提升及16.5倍的FP吞吐量提升。
2023-09-15 cs.AR cs.LG
Programmable Data Layouts via On-The-Fly Data Transformation
University of Kansas（堪萨斯大学）；Boston University（波士顿大学）
针对计算系统处理吞吐量与主存延迟的差距问题，提出含DTL和DTU的软硬件协同设计框架，经FireSim在四核RISC-V SoC上验证可显著提升执行速度与内存效率。
2026-10-14 cs.AR
OpenGeMM: A High-Utilization GeMM Accelerator Generator with Lightweight RISC-V Control and Tight Memory Coupling
KU Leuven（鲁汶大学）；INESC-ID；Instituto Superior Técnico（高等技术学院）；Universidade de Lisboa（里斯本大学）
深度神经网络（DNN）由于其计算和数据密集型的性质，在部署在资源受限的极端边缘设备上时面临重大挑战。虽然为特定应用场景量身定制的独立加速器存在控制不灵活和可编程性有限的问题，但与RISC-V CPU相结合的通用硬件加速平台可以实现高可重用性和灵活性，但通常以系统级效率和低利用率为代价。为了填补这一空白，我们提出了OpenGeMM，一个开源的加速平台，共同展示了高效率和利用率，以及易于配置和可编程性。OpenGeMM包含一个参数化的Chisel编码GeMM加速器，一个轻量级的RISC-V处理器和一个紧密耦合的多组暂存器。GeMM内核利用率和系统效率通过三种机制来提高：配置预加载、带输出缓冲的输入预取和可编程跨存储器访问。实验结果表明，OpenGeMM可以在不同的CNN和Transformer工作负载中始终实现81.89%到99.34%的硬件利用率。与SotA开源Gemmini加速器相比，OpenGeMM在各种GeMM工作负载上的归一化吞吐量上实现了3.58倍至16.40倍的加速，同时实现了4.68 TOPS/W的系统效率。
2024-11-21 cs.AI cs.AR
Electron-Tunnelling-Noise Programmable Random Variate Accelerator for Monte Carlo Sampling
本文设计基于电子隧穿噪声和 XADC 采样的 FPGA 可编程随机变量加速器，接入 LiteX/RISC-V 软处理器，在十二个蒙特卡洛基准上相比 GSL 取得最高约 8.70 倍加速并保持相近分布质量。
2024-04-06 cs.AR cs.ET physics.comp-ph
UpDown: Programmable fine-grained Events for Scalable Performance on Irregular Applications
提出UpDown加速器，通过轻量级线程、事件驱动调度等硬件原语支持软件可编程细粒度事件，在图计算中实现高达195倍加速与高内存并行度，并分析了其架构优势及面积功耗成本。
2024-07-30 cs.AR
In-Pipeline Integration of Digital In-Memory-Computing into RISC-V Vector Architecture to Accelerate Deep Learning
Politecnico di Milano（米兰理工大学）；STMicroelectronics（意法半导体）
本文提出在RISC-V向量架构中集成数字存内计算单元，通过专用指令提升深度学习推断效率，实现217倍加速和50倍面积归一化加速。
2026-02-02 cs.AR
ControlPULPlet: A Flexible Real-time Multi-core RISC-V Controller for 2.5D Systems-in-package
提出ControlPULPlet，一款面向2.5D SiP的开源实时多核RISC-V控制器，通过专用D2D链路和多核集群设计，在65nm工艺下实现高效低延迟控制，显著降低通信性能损失。
2025-08-13 cs.AR
HULK-V: a Heterogeneous Ultra-low-power Linux capable RISC-V SoC
提出开源异构超低功耗RISC-V SoC（HULK-V），结合64位处理器与8核加速器，利用HyperRAM实现512MB内存，在250mW功耗下运行Linux并大幅提升DSP和ML任务能效。
2022-11-27 cs.AR
From RISC-V Cores to Neuromorphic Arrays: A Tutorial on Building Scalable Digital Neuromorphic Processors
University of Twente（特文特大学）
本文教程介绍了构建可扩展数字神经形态处理器的架构设计原则，通过SENECA平台展示如何从RISC-V核心逐步发展到专用神经处理元素，强调架构权衡与性能优化。
2025-11-27 cs.AI cs.AR eess.SP
VEXP: A Low-Cost RISC-V ISA Extension for Accelerated Softmax Computation in Transformers
ETH Zurich（苏黎世联邦理工学院）；University of Bologna（博洛尼亚大学）
虽然Transformers主要由浮点（FP）矩阵乘法控制，但它们通过专用硬件或众核可编程系统的积极加速已经将性能瓶颈转移到了Softmax等非线性函数。加速Softmax是具有挑战性的，因为它的非逐点、非线性性质，其中取幂是最苛刻的步骤。为了解决这个问题，我们设计了一个自定义的算术块Bfloat 16指数利用一种新的近似算法的基础上Schraudolph的方法，我们集成到浮点单元（FPU）的RISC-V核心的计算集群，通过自定义的指令集架构（ISA）扩展，与1\%的面积开销可以忽略不计。通过优化软件内核以利用扩展，我们执行Softmax时，与基准群集相比，延迟减少了162.7 $\times$，能耗减少了74.3 $\times$，在GPT-2配置中，FlashAttention-2内核的性能提高了8.2 $\times$，能效提高了4.1 $\times$。此外，所提出的方法使得多集群系统能够有效地执行预训练的Transformer模型（诸如GPT-2、GPT-3和ViT）的端到端推理，分别实现高达5.8 $\times$和3.6 $\times$的延迟和能量消耗减少，而不需要重新训练并且具有可忽略的准确性损失。
2025-04-15 cs.AR cs.LG
Valinor: Architectural Support for Fast, Energy-Efficient and Programmable Physical Memory Allocation
ETH Zürich（苏黎世联邦理工学院）；National Technical University of Athens（雅典国立技术大学）
研究针对当前系统物理内存分配开销大的问题，提出瓦利诺这一硬件 - 操作系统协作的内存分配基板，通过可编程硬件分配引擎结合多种策略，在实际硬件和模拟中实现加速分配、提升性能及降低能耗等效果。
2026-07-17 cs.AR
REPTILES: Repeated Tiles of Sargantana, a RISC-V multicore based on OpenPiton
Barcelona Supercomputing Center（巴塞罗那超级计算中心）；University of California, Santa Barbara（加州大学圣塔芭芭拉分校）；University Grenoble Alpes, Inria（格勒诺布尔阿尔卑斯大学，法国国家信息与自动化研究所）；University Zaragoza（萨拉戈萨大学）；University Grenoble Alpes, CEA（格勒诺布尔阿尔卑斯大学，法国原子能和替代能源委员会）
本文提出REPTILES，一种基于OpenPiton的RISC-V多核框架，通过连接多个Sargantana核心与内存层次结构，实现高效可扩展性，并展示其在HPC应用中的性能提升。
2026-05-06 cs.AR
A 3 TOPS/W RISC-V Parallel Cluster for Inference of Fine-Grain Mixed-Precision Quantized Neural Networks
本文提出了一种基于 RISC-V 的软硬件栈 Flex-V 及其八核紧耦合集群，通过融合混合精度点积指令与 CSR 编码实现高效的 QNN 推理，在 22nm 工艺下达到 3.26 TOPS/W 能效，并显著提升了真实任务的执行速度。
2023-07-03 cs.AR
Support Vector Machines Classification on Bendable RISC-V
本文面向可弯曲 RISC-V 核心提出开源 ML 协处理器框架及支持 OvO/OvR 的 SVM 加速器，采用 4/8/16 位精度可扩展设计，实现推理时间和能效平均 21 倍提升。
2025-08-27 cs.AR
HERMES: High-Performance RISC-V Memory Hierarchy for ML Workloads
针对机器学习工作负载的内存性能瓶颈，研究提出面向RISC-V架构的HERMES内存层次结构，集成带深度学习加速器专用通路的共享L3缓存与细粒度一致性协议，经仿真验证可为低延迟可扩展ML内存操作提供设计参考。
2025-03-24 cs.AR cs.PF
Runtime Energy Monitoring for RISC-V Soft-Cores
LINKS Foundation（LINKS基金会）；Teseo SpA – EES CLEMESSY（Teseo公司–EES CLEMESSY）；Morfo Design srl（Morfo设计公司）；GE Avio srl（GE Avio公司）
本文提出结合测量板与基于 FPGA 的系统级模块的运行时能耗监测框架，无需复杂体系结构模型且不占用 FPGA 额外资源，并将用于优化 RISC-V 软核上浅层神经网络的性能与能耗。
2025-09-30 cs.AR
Low-Energy Reduced RISC-V Instruction Subset Processor for Tsetlin Machine Inference at the Edge
CoDA Laboratory, Indian Institute of Technology Roorkee（科达实验室，印度理工学院德里分校）；Microsystems Research Group, Newcastle University（微系统研究组，新castle大学）
针对Tsetlin Machine推理，提出一种领域专用RISC-V微处理器架构，通过指令精简和数据路径简化，在保持可编程性的同时实现高达98%的执行时间减少和29.7倍能耗降低。
2026-06-19 cs.AR cs.LG
X-HEEP: An Open-Source, Configurable and Extendible RISC-V Microcontroller for the Exploration of Ultra-Low-Power Edge Accelerators
针对现有边缘计算平台集成定制加速器可配置性与扩展性不足的问题，本文提出开源可配置的RISC-V异构超低功耗平台X-HEEP，通过医疗场景集成CGRA与IMC加速器的实例验证，实现了最高4.9倍的能效提升。
2024-03-08 cs.AR
An FPGA-Based SoC Architecture with a RISC-V Controller for Energy-Efficient Temporal-Coding Spiking Neural Networks
Shahid Bahonar University of Kerman（谢赫·巴霍纳大学克尔曼分校）；Brandenburg Technical University（勃兰登堡技术大学）；Tallinn University of Technology（塔林技术大学）
本文提出一种紧凑的SoC架构，用于时间编码SNN，整合RISC-V控制器与事件驱动SNN核心，通过二值化权重替换乘法运算，减少计算量并提升能效，实现在FPGA上实现高精度神经网络推理。
2026-03-17 cs.AR cs.LG
RISE: RISC-V SoC for En/decryption Acceleration on the Edge for Homomorphic Encryption
如今，边缘设备通常连接到云，以使用其存储和计算功能。这导致了对用户数据的安全和隐私的担忧。同态加密（Homomorphic encryption，HE）是解决数据隐私问题的一种很有前途的解决方案，因为它允许对加密数据进行任意复杂的计算，而不需要对其进行解密。虽然在云中加速HE计算方面有很多工作，但很少有人关注边缘上的消息到密文和密文到消息转换操作。在这项工作中，我们分析了边缘侧转换操作，我们的分析表明，在转换错误采样，加密和解密操作的瓶颈。为了克服这些瓶颈，我们提出了RISE，一个面积和节能的RISC-V SoC。RISE利用一个高效和轻量级的伪随机数发生器核心，并结合快速采样技术，以加速错误采样操作。为了加速加密和解密操作，RISE使用可扩展的数据级并行来实现数论变换操作，这是加密和解密操作中的主要瓶颈。此外，RISE通过实现统一的加密/解密数据路径节省了面积，并有效地利用了内存重用和数据重新排序等技术，以利用最少量的片上内存。我们使用一个完整的RTL设计来评估RISE，该设计包含一个与我们的加速器接口的RISC-V处理器。我们的分析表明，对于消息到密文转换和密文到消息转换，使用RISE分别比仅使用RISC-V处理器时的能效高6191.19倍和2481.44倍。
2023-02-14 cs.AR cs.CR
SEAM-V: A Hybrid-Decoupled RISC-V Vector Processor with Backend-Visible Packet Semantics and Source-Lifetime-Aware Scheduling
Institute of Automation, Chinese Academy of Sciences（中国科学院自动化研究所）；School of Artificial Intelligence, University of Chinese Academy of Sciences（中国科学院大学人工智能学院）
针对深度学习和科学计算中对处理器性能的需求，提出SEAM-V这一混合解耦的RISC-V向量执行架构，通过任务级解耦等形成执行包流，实现同-EP候选危险抑制等，相比紧密耦合实现有显著加速，不同应用组加速效果各异。
2026-08-06 cs.AR
Memristor-based cryogenic programmable DC sources for scalable in-situ quantum-dot control
针对自旋量子比特控制中的室温布线瓶颈，提出并验证了一种基于TiO2忆阻器的低温可编程直流源，在4.2 K下实现多级电阻编程、1 V/100 uV输出，并仿真展示亚2分钟原位双量子点电荷稳定性图。
2022-03-22 cs.AR quant-ph
Vorion: A RISC-V GPU with Hardware-Accelerated 3D Gaussian Rendering and Training
University of Texas at Austin（德克萨斯大学奥斯汀分校）
Vorion是首个实现硬件加速3DGS渲染和训练的RISC-V GPU，通过可扩展架构和混合数据流，实现高效实时4D重建。
2025-11-20 cs.AR cs.GR
VMXDOTP: A RISC-V Vector ISA Extension for Efficient Microscaling (MX) Format Acceleration
ETH Zurich（苏黎世联邦理工学院）；University of Bologna（博洛尼亚大学）
VMXDOTP是一种基于RISC-V向量指令集的扩展，用于高效实现微缩格式的点积运算，支持多种精度输入和混合精度计算，显著提升了能效和计算效率。
2026-03-05 cs.AR
A Scalable, Fast and Programmable Neural Decoder for Fault-Tolerant Quantum Computation Using Surface Codes
本文针对旋转表面码容错量子计算提出了一种可扩展、快速且可编程的神经解码系统，通过硬件高效算法、定制硬件和可编程架构实现低延迟高准确率解码，并在FPGA上验证了接近MWPM的性能。
2023-05-25 cs.AR quant-ph
NX-CGRA: A Programmable Hardware Accelerator for Core Transformer Algorithms on Edge Devices
NX-CGRA是一种面向边缘设备的可编程硬件加速器，通过粗粒度可重构阵列架构支持多种核心变压器算法，实现高效能与能效的平衡。
2025-11-21 cs.AR
A 0.3-2.6 TOPS/W Precision-Scalable Processor for Real-Time Large-Scale ConvNets
用于ConvNets或卷积神经网络（CNN）的低功耗精度可扩展处理器采用40 nm技术实现。它的256个并行处理单元在204 MHz下运行时达到峰值102 GOPS。为了在保持吞吐量的同时最大限度地减少能耗，这是第一个利用卷积的稀疏性并实现动态精度可扩展性，从而实现电源和能量缩放的作品。该处理器是完全C可编程的，在204 MHz时功耗为25- 288 mW，效率范围为0.3-2.6 real TOPS/W。因此，该系统的能效比最先进的系统高出3.9倍。
2016-06-16 cs.AR
QED: Scalable Verification of Hardware Memory Consistency
QED 利用可观测性概念，仅关注直接有序指令对和外部事件排序，通过决策树谓词评估 RTL，实现乱序发射处理器内存一致性的可扩展验证，并在 SC、TSO 和 RISC-V WMO 上验证了方法可行性。
2024-04-03 cs.AR
A Microprocessor implemented in 65nm CMOS with Configurable and Bit-scalable Accelerator for Programmable In-memory Computing
Princeton University（普林斯顿大学）
本文介绍了一种可编程的内存计算处理器，在65纳米CMOS工艺证明。对于以数据为中心的工作负载，例如深度神经网络，在使用当今的计算架构实现时，数据移动通常占主导地位。这激发了空间架构的发展，其中数据存储和计算硬件的布置是分布式的，并与计算数据流显式对齐，最明显的是对于矩阵向量乘法。存内计算是一种空间架构，其中处理元件对应于密集位单元，提供本地存储和计算，通常采用模拟操作。虽然这提高了高能效和高吞吐量的潜力，但模拟操作的鲁棒性、规模和可编程性受到极大限制。本文介绍了一个590 kb的内存计算加速器集成在一个可编程处理器架构，利用最近的方法，电荷域存内计算。该架构采用与嵌入式CPU紧密耦合的方法，通过加速器接口实现标准处理器内存空间的集成。此外，近存储器计算数据路径通过位并行/位串行（BP/BS）方案既能够在本地实现各种计算，以解决跨应用所需的操作，又能够实现矩阵/输入向量元素的位精度可扩展性。芯片测量显示，在VDD为1.2/0.85V时，能量效率为152/297 1b-TOPS/W，吞吐量为4.7/1.9 1b-TOPS（与矩阵/输入向量元素精度线性缩放）。具有1-b/4-b权重和激活的CIFAR-10分类的神经网络演示在176/23 fps下消耗5.3/105.2 $μ$ J/图像，其准确度在数字/软件实现的水平（89.3/92.4 $\%$准确度）。
2018-11-09 cs.AI cs.AR cs.CV
BASALISC: Programmable Hardware Accelerator for BGV Fully Homomorphic Encryption
针对全同态加密实用性受限的问题，提出支持BGV方案全打包自举的可编程硬件加速器架构BASALISC，通过优化内存层次与专用运算单元实现较HELib超5000倍的加速。
2023-07-25 cs.AR cs.CR
A Heterogeneous RISC-V based SoC for Secure Nano-UAV Navigation
University of Bologna（博洛尼亚大学）；Khalifa University（哈利法大学）；University of Minho（米尼奥大学）；ETH Zürich（苏黎世联邦理工学院）；Technology Innovation Institute（技术创新研究院）；Dalle Molle Institute for Artificial Intelligence (IDSIA)（达勒·莫勒人工智能研究所（IDSIA））
提出Shaheen，一款22nm FDX工艺的9mm²、200mW异构RISC-V SoC，集成支持虚拟化的RV64核与RV32多核簇，实现高性能低功耗ML计算，适用于安全纳米无人机导航。
2024-01-07 cs.AI cs.AR
A 58.6mW Real-Time Programmable Object Detector with Multi-Scale Multi-Object Support Using Deformable Parts Model on 1920x1080 Video at 30fps
Massachusetts Institute of Technology（麻省理工学院）
本文提出了一种可编程的，节能的和实时的【形】目标检测加速器使用可变形的部分模型（变形），与传统的刚体模型的精度提高2倍。对于8个可变形部分的检测，使用三种方法来解决高计算复杂性：分类修剪以减少33倍的部分分类，矢量量化以减少15倍的存储器大小，以及特征基投影以减少2倍的每个分类的成本。该芯片采用65 nm CMOS工艺实现，可以以30 fps的速度处理高清（1920 x1080）图像，无需任何片外存储，同时功耗仅为58.6mW（0.94nJ/像素，1168 GOPS/W）。该芯片具有两个分类引擎，可同时检测两种不同类别的对象。经过测试的60 fps高吞吐量，分类引擎可以进行时间复用，以检测甚至超过两个对象类别。通过改变修剪因子或禁用零件分类，它是能量可扩展的。
2016-07-27 cs.AR cs.CV
A Scalable FPGA Architecture for Quantum Computing Simulation
针对量子电路仿真几何级时空复杂度限制仿真规模的问题，提出一种高性能高并行的可扩展FPGA加速器架构，解决并行管理、量子态路由等挑战，并在Intel Agilex FPGA上完成验证。
2024-07-08 cs.AR quant-ph
Modernizing Amdahl's Law: How AI Scaling Laws Shape Computer Architecture
本文重新阐述Amdahl定律，针对现代异构系统提出新的资源分配框架，通过可扩展分数和专用效率比模型，分析专用计算与可编程计算的最优分配问题。
2026-04-08 cs.AI cs.AR cs.DC
