From RISC-V Cores to Neuromorphic Arrays: A Tutorial on Building Scalable Digital Neuromorphic Processors
University of Twente（特文特大学）
本文教程介绍了构建可扩展数字神经形态处理器的架构设计原则，通过SENECA平台展示如何从RISC-V核心逐步发展到专用神经处理元素，强调架构权衡与性能优化。
2025-11-27 cs.AI cs.AR eess.SP
HULK-V: a Heterogeneous Ultra-low-power Linux capable RISC-V SoC
提出开源异构超低功耗RISC-V SoC（HULK-V），结合64位处理器与8核加速器，利用HyperRAM实现512MB内存，在250mW功耗下运行Linux并大幅提升DSP和ML任务能效。
2022-11-27 cs.AR
MEGATRON: a 28nm Analog PCM CiM/Digital System-on-Chip for Edge GenAI at 57.5 TOPS/W and 1.52 Mparam/mm${}^2$
University of Bologna（博洛尼亚大学）；Chips-IT（芯片意大利中心）；STMicroelectronics（意法半导体）；University of Pavia（帕维亚大学）
本研究提出一款28nm工艺的异构边缘生成式AI片上系统MEGATRON，融合模拟PCM存算一体引擎与RISC-V数字神经处理单元，实现了57.5 TOPS/W的高能效与1.52 Mparam/mm²的参数存储密度。
2026-09-28 cs.AR
Efficient Implementation of RISC-V Vector Permutation Instructions
本文提出一种统一微架构，高效执行所有RVV置换指令，在维持密码学固定延迟的同时最小化面积开销，并在7nm工艺下验证仅带来1.5%的面积开销。
2025-05-30 cs.AR
Spatzformer: An Efficient Reconfigurable Dual-Core RISC-V V Cluster for Mixed Scalar-Vector Workloads
Spatzformer提出首个可重构RISC-V V双核集群，通过拆分与合并两种模式协同处理混合标量-向量负载，在几乎不增加面积和能耗的前提下显著加速混合内核与细粒度同步向量内核。
2024-07-07 cs.AR
Work-In-Progress: Accelerating Numpy With OpenBLAS For Open-Source RISC-V Chips
本研究修改 OpenBLAS 库，通过 OpenMP 将线性核心卸载至可编程多核加速器（PMCA），并链接 Numpy，在开源异构 RISC-V SoC 的 FPGA 仿真平台上实现了 Python 高阶应用线性代数运算的加速。
2025-03-21 cs.AR
Siracusa: A 16 nm Heterogenous RISC-V SoC for Extended Reality with At-MRAM Neural Engine
本研究推出16 nm工艺的Siracusa异构RISC-V SoC，通过将N-EUREKA神经引擎与MRAM紧耦合集成，解决XR应用的低功耗高算力需求，实现了更优的吞吐量与能效。
2024-04-14 cs.AR
Implementing and Optimizing an Open-Source SD-card Host Controller for RISC-V SoCs
ETH Zurich（苏黎世联邦理工学院）；lowRISC C.I.C.（低硅芯国际合作组织）；University of Bologna（博洛尼亚大学）
本文提出了一种集成在RISC-V SoC中的开源SD主机控制器，通过优化驱动程序和内存模型，实现了接近SD接口极限的存储性能。
2026-03-12 cs.AR
RISE: RISC-V SoC for En/decryption Acceleration on the Edge for Homomorphic Encryption
如今，边缘设备通常连接到云，以使用其存储和计算功能。这导致了对用户数据的安全和隐私的担忧。同态加密（Homomorphic encryption，HE）是解决数据隐私问题的一种很有前途的解决方案，因为它允许对加密数据进行任意复杂的计算，而不需要对其进行解密。虽然在云中加速HE计算方面有很多工作，但很少有人关注边缘上的消息到密文和密文到消息转换操作。在这项工作中，我们分析了边缘侧转换操作，我们的分析表明，在转换错误采样，加密和解密操作的瓶颈。为了克服这些瓶颈，我们提出了RISE，一个面积和节能的RISC-V SoC。RISE利用一个高效和轻量级的伪随机数发生器核心，并结合快速采样技术，以加速错误采样操作。为了加速加密和解密操作，RISE使用可扩展的数据级并行来实现数论变换操作，这是加密和解密操作中的主要瓶颈。此外，RISE通过实现统一的加密/解密数据路径节省了面积，并有效地利用了内存重用和数据重新排序等技术，以利用最少量的片上内存。我们使用一个完整的RTL设计来评估RISE，该设计包含一个与我们的加速器接口的RISC-V处理器。我们的分析表明，对于消息到密文转换和密文到消息转换，使用RISE分别比仅使用RISC-V处理器时的能效高6191.19倍和2481.44倍。
2023-02-14 cs.AR cs.CR
A RISC-V SOC for Terahertz IoT Devices: Implementation and design challenges
本研究针对太赫兹物联网收发器的设计挑战，提出改进型脉冲宽度调制（MPWM）方法，研发出兼具高速度与高精度的MPWM-DAC，并集成到RISC-V SoC中，为太赫兹IoT通信提供高分辨率解决方案。
2024-01-26 cs.AR
Research on LLM Acceleration Using the High-Performance RISC-V Processor "Xiangshan" (Nanhu Version) Based on the Open-Source Matrix Instruction Set Extension (Vector Dot Product)
本文基于开源高性能RISC-V处理器香山南湖架构扩展向量点积自定义指令，实现专用处理器Nanhu-vdot，在FPGA测试中向量点积计算速度达标量方法四倍以上，GPT-2推理速度较纯软件提升约30%且几乎不增加硬件资源与功耗。
2024-09-01 cs.AR
Decoupled Control Flow and Data Access in RISC-V GPGPUs
KU Leuven（荷语鲁汶大学）；imec（微电子技术研究中心）
本文提出通过硬件控制流管理器和解耦内存流通道改进RISC-V GPGPU性能，实现内存密集型内核的高效执行。
2025-11-10 cs.AR
DARKSIDE: A Heterogeneous RISC-V Compute Cluster for Extreme-Edge On-Chip DNN Inference and Training
提出面向极边缘片上DNN推理与训练的异构RISC-V计算集群DARKSIDE，集成8个核心与三大加速器，在65nm工艺下实现835 GOPS/W整数能效，并支持18.2 GFLOPS的片上浮点训练。
2023-03-31 cs.AR
PermuteV: A Performant Side-channel-Resistant RISC-V Core Securing Edge AI Inference
Northeastern University（东北大学）；King Mongkut’s University of Technology Thonburi（泰国国王科技大学）
PermuteV通过随机排列循环迭代顺序，有效提升RISC-V核心在边缘AI推理中的抗侧信道攻击能力，同时保持低硬件开销和运行时开销。
2025-12-19 cs.AR cs.CR
Sparq: A Custom RISC-V Vector Processor for Efficient Sub-Byte Quantized Inference
针对通用硬件亚字节计算效率低的问题，本文提出基于RISC-V的Sparq定制向量处理器，通过扩展专用指令、移除浮点单元优化亚字节QNN推理，2/4比特量化下较16比特卷积分别实现3.2/1.7倍加速。
2023-06-16 cs.AR
A Framework for Accelerating Transformer Inference on RISC-V for Edge AI
University College Dublin（都柏林大学学院）；Trinity College Dublin（都柏林圣三一学院）；Virginia Tech（弗吉尼亚理工大学）；Queen’s University Belfast（贝尔法斯特女王大学）
本框架通过指令集扩展和循环展开策略，在RISC-V边缘设备上加速紧凑型Transformer模型，实现最高2.19倍推理加速，同时保持较低的硬件开销。
2026-10-07 cs.AR
A Flexible Template for Edge Generative AI with High-Accuracy Accelerated Softmax & GELU
本研究针对边缘Transformer生成式AI中非线性运算的性能瓶颈，提出含新型SoftEx加速器的异构紧耦合集群加速模板，在精度损失极小的情况下显著提升了softmax、GELU运算及端到端ViT推理的性能与能效。
2024-12-09 cs.AR
RISC-V Word-Size Modular Instructions for Residue Number Systems
本文研究 RISC-V 字长模运算专用指令对 RNS 软件实现的影响，通过 GEM5 仿真多种模乘算法，证明 Kawamura 基扩展方案相对伪 Mersenne 模数和 x86 架构具有显著性能提升。
2024-11-21 cs.AR cs.DC
Acore-CIM: build accurate and reliable mixed-signal CIM cores with RISC-V controlled self-calibration
Aalto University（阿尔托大学）；UCLouvain（天主教鲁汶大学）
本文提出一种自校准的混合信号CIM加速器SoC，通过RISC-V控制芯片校准提升计算信噪比，解决CIM核心的集成与可靠性问题。
2025-06-18 cs.AR
ControlPULP: A RISC-V On-Chip Parallel Power Controller for Many-Core HPC Processors with FPGA-Based Hardware-In-The-Loop Power and Thermal Emulation
本文提出ControlPULP，一个基于RISC-V的开源并行功率控制器平台，通过多核集群加速实时功率管理策略，在72核HPC处理器用例中实现4.9倍加速和DVFS跟踪偏差小于3% TDP。
2024-02-21 cs.AR
TCN-CUTIE: A 1036 TOp/s/W, 2.72 uJ/Inference, 12.2 mW All-Digital Ternary Accelerator in 22 nm FDX Technology
Tiny机器学习（TinyML）应用会施加uJ/Inference约束，最大功耗为数十mW。以合理的精度水平满足这些要求是极具挑战性的。这项工作通过在基于RISC-V的片上系统（SoC）中实现灵活的全数字三值神经网络（TNN）加速器来应对挑战。除了支持三元卷积神经网络，我们引入扩展的加速器设计，使时间膨胀的时间卷积神经网络（TCN）的处理。该设计实现了5.5 uJ/推理，12.2 mW，8000推理/秒在0.5 V的动态视觉传感器（DVS）为基础的TCN，和2.72 uJ/推理，12.2 mW，3200推理/秒在0.5 V的非平凡9层，每层96通道卷积网络与CIFAR-10的准确度为86%，在94.5%的准确度和2.52 uJ/推理，12.2 mW，3200推理/秒。峰值能效为1036 TOp/s/W，比最先进的硅验证TinyML量化加速器高出1.67倍，同时实现了具有竞争力的精度。
2022-12-01 cs.AR
Occamy: A 432-Core Dual-Chiplet Dual-HBM2E 768-DP-GFLOP/s RISC-V System for 8-to-64-bit Dense and Sparse Computing in 12nm FinFET
针对现有CPU/GPU难以高效处理稠密与稀疏异构计算负载的问题，研究团队推出采用12nm FinFET工艺的432核双芯粒RISC-V系统Occamy，通过层级互连与核内流单元设计，在多类计算任务上的效率与密度均显著超越现有最先进处理器，且RTL开源。
2025-01-13 cs.AR
Klessydra-T: Designing Vector Coprocessors for Multi-Threaded Edge-Computing Cores
卷积、矩阵乘法和傅立叶变换等计算密集型内核是边缘计算AI、信号处理和密码学应用的基础。交错多线程（IMT）处理器内核在追求边缘计算的能效和低硬件成本方面很有意思，但它们需要硬件加速方案来运行繁重的计算工作负载。遵循加速计算的矢量方法，本研究探索了在RISC-V内核中实现矢量协处理单元的可能替代方案，显示了目标工作负载中IMT和数据级并行性之间的协同作用。
2021-02-07 cs.AR
A Classical Architecture For Digital Quantum Computers
提出一种集成多核 RISC-V CPU 的经典架构，通过并行执行量子操作和可重构指令集，解决了数字量子计算机扩展瓶颈，首次实现常数级指令传输成本，并在 1 μs 内完成高达距离 67 的表面码校验子解码。
2023-05-23 cs.AR quant-ph
End-to-end 100-TOPS/W Inference With Analog In-Memory Computing: Are We There Yet?
内存加速（IMA）有望在深度神经网络（DNN）推理中实现重大效率提升，但IMA在数字系统中的集成仍面临挑战。我们提出了一个异构架构耦合8个RISC-V内核与IMA在共享内存集群，分析的好处和权衡存内计算的MobileNetV 2瓶颈层的实际用例。我们探讨了几种IMA集成策略，分析了性能，面积和能源效率。我们表明，虽然逐点层实现显着的速度比软件实现，dependency层无法有效地映射加速器上的参数导致吞吐量和面积之间的显着权衡。我们提出了一种混合解决方案，其中逐点卷积在IMA上执行，而依赖于集群核心，与具有类似性能的全集成IMA解决方案相比，SW执行速度提高了3倍，同时节省了50%的面积。
2021-09-03 cs.AR
Indirection Stream Semantic Register Architecture for Efficient Sparse-Dense Linear Algebra
稀疏-密集线性代数在许多领域都是至关重要的，但在CPU、GPU和加速器上高效处理具有挑战性; CSR和CSF等稀疏格式的乘法需要间接内存查找。在这项工作中，我们增强了内存流RISC-V ISA扩展，通过流间接加速稀疏密集产品。我们使用我们的硬件提供了高效的点、矩阵-向量和矩阵-矩阵乘积内核，使单核FPU利用率高达80%，在优化的基线上加速高达7.2倍，无需扩展。在多核集群上的矩阵向量实现比优化的基准快5.8倍，能效高2.7倍。我们提出了间接硬件的进一步用途，例如分散-聚集操作和码本解码，并将我们的工作与最先进的CPU，GPU和加速器方法进行比较，测量CSR矩阵向量乘法中的峰值FP 64利用率比运行cuSPARSE内核的GTX 1080 Ti GPU高2.8倍。
2020-12-14 cs.AR
Enabling Efficient Hybrid Systolic Computation in Shared L1-Memory Manycore Clusters
本研究提出在共享L1内存众核集群中利用RISC-V核心与Xqueue、QLRs两种ISA扩展构建混合脉动架构，在面积仅增6%下使计算利用率翻倍至73%，能效提升65%。
2024-04-24 cs.AR
HashPIM: High-Throughput SHA-3 via Memristive Digital Processing-in-Memory
最近的研究试图加速加密哈希函数，因为它们是现代密码学的核心。然而，传统的设计受到冯·诺依曼瓶颈的影响，该瓶颈源于处理单元和存储单元的分离。一种克服这一瓶颈的新兴解决方案是内存处理（PIM）：在负责内存的同一设备内执行逻辑，以消除数据传输，同时提供大规模的计算并行性。在本文中，我们寻求使用忆阻存储器处理单元（mMPU）（一种通用忆阻PIM架构）来大大加速最先进的SHA-3加密功能。为此，我们提出了一种新的内存中变量旋转算法，并利用SHA-3状态向量的有效映射忆阻交叉阵列，有效地利用PIM并行。我们展示了1，422 Gbps/W的巨大能效，将最先进的忆阻SHA-3加速器（SHINE-2）提高了4.6倍。
2022-06-01 cs.AR cs.CR
StreamDCIM: A Tile-based Streaming Digital CIM Accelerator with Mixed-stationary Cross-forwarding Dataflow for Multimodal Transformer
本文提出StreamDCIM加速器，通过可重构CIM宏微架构、混合驻留交叉转发数据流和细粒度计算重写流水线，解决现有多模态Transformer加速器灵活性不足的问题，实现显著性能提升。
2025-02-09 cs.AR
PulseDL-II: A System-on-Chip Neural Network Accelerator for Timing and Energy Extraction of Nuclear Detector Signals
Tsinghua University（清华大学）；Central China Normal University（华中师范大学）
配备高速数字化仪的前端电子设备正在被用于未来的核探测器。最近的文献表明，深度学习模型，特别是一维卷积神经网络，在处理来自核探测器的数字信号时很有前途。仿真和实验表明，令人满意的精度和额外的好处，神经网络在这方面。然而，具体的硬件加速这种模式的在线操作仍然需要研究。在这项工作中，我们介绍PulseDL-Ⅱ，片上系统（SoC），专门设计的事件功能（时间，能量等）的应用。通过深度学习提取脉冲。基于以前的版本，PulseDL-II将RISC CPU纳入系统结构，以实现更好的功能灵活性和完整性。SoC中的神经网络加速器采用三级（运算单元、处理单元、神经网络）分层结构，便于数字设计的参数优化。此外，我们设计了一种与深度学习框架兼容的量化方案（例如，TensorFlow）。我们验证了正确的操作PulseDL-II的现场可编程门阵列（FPGA）单独和实验设置，包括一个直接数字合成（DDS）和模数转换器（ADC）。该系统在信噪比为47.4 dB时，时间分辨率为60 ps，能量分辨率为0.40%。
2023-02-09 cs.AR cs.LG physics.ins-det
Xpikeformer: Hybrid Analog-Digital Hardware Acceleration for Spiking Transformers
Xpikeformer是一种混合模拟-数字硬件架构，通过集成模拟存内计算和随机脉冲注意力引擎，加速脉冲Transformer，在保持与GPU相当的推理精度的同时，实现高达13倍能耗降低。
2025-04-03 cs.AR
PPAC: A Versatile In-Memory Accelerator for Matrix-Vector-Product-Like Operations
内存中处理（PIM）将计算移动到内存中，与传统的基于冯诺依曼的架构相比，其目标是提高吞吐量和能效。大多数现有的PIM架构要么是通用的，但只支持原子操作，或专门用于加速单个任务。我们提出了关联内容可寻址存储器（PPAC）中的并行处理器，这是一种新型的内存加速器，支持一系列类似于矩阵向量积（MVP）的操作，可用于传统和新兴应用。例如，PPAC能够加速低精度神经网络、精确/近似散列查找、加密和前向纠错。PPAC的全数字特性使其能够使用基于标准单元的CMOS实现，这有助于自动化设计和技术节点之间的可移植性。为了证明PPAC的有效性，我们提供了不同阵列尺寸的28 nm CMOS布局后实施结果。与最近的数字和混合信号PIM加速器的比较表明，PPAC在吞吐量和能效方面具有竞争力，同时加速了广泛的应用并简化了开发。
2019-07-19 cs.AR
TrainDeeploy: Hardware-Accelerated Parameter-Efficient Fine-Tuning of Small Transformer Models at the Extreme Edge
TrainDeeploy是一种在极端边缘端实现小规模Transformer模型参数高效微调的框架，通过硬件加速和多种训练策略提升训练效率。
2026-03-10 cs.AR cs.LG
Heterogeneous SoC Integrating an Open-Source Recurrent SNN Accelerator for Neuromorphic Edge Computing on FPGA
Department of Computer and Control Engineering（计算机与控制工程系）；Politecnico di Torino（托尼诺理工大学）；Interuniversity Department of Regional and Urban Studies and Planning（区域与城市研究和规划联合大学部门）
本文提出一种异构SoC，集成开源循环SNN加速器与传统处理器，通过FPGA实现验证，评估其在类脑边缘计算中的性能与学习能力。
2026-05-12 cs.AI cs.AR
An Analog and Digital Hybrid Attention Accelerator for Transformers with Charge-based In-memory Computing
University of California, San Diego（加利福尼亚大学圣迭戈分校）
针对Transformer自注意力计算复杂度高、内存访问频繁的问题，提出一款65nm工艺的模数混合注意力加速器，通过模拟存内计算核心实时剪枝75%低得分令牌、数字核心处理剩余令牌保证精度，实现了高能效与高面积效率。
2024-09-20 cs.AR cs.LG
Scale up your In-Memory Accelerator: Leveraging Wireless-on-Chip Communication for AIMC-based CNN Inference
模拟存内计算（AIMC）正在成为异构计算的一种颠覆性范例，与传统的矩阵向量乘法数字信号处理架构相比，它有可能提供数量级更高的峰值性能和效率。然而，为了在实际应用中维持这种吞吐量，AIMC瓦片必须以非常高的带宽和低延迟提供数据;这对片上通信基础设施造成了前所未有的压力，这成为系统的性能和效率瓶颈。在这种情况下，新兴的片上无线通信范例的性能和可塑性提供了所需的突破，以在大型AIMC设备中的大规模片上通信。这项工作提出了一种具有瓦片间无线通信的多瓦片AIMC架构，该架构集成了多个异构计算集群，嵌入了并行RISC-V内核和AIMC瓦片的混合。我们进行了广泛的设计空间探索所提出的架构，并讨论了利用新兴的片上通信技术，如无线收发器在毫米波和太赫兹波段的好处。
2022-06-03 cs.AR cs.SY eess.SY
Toward Digital Twins in 3D IC Packaging: A Critical Review of Physics, Data, and Hybrid Architectures
本文批判性回顾了3D IC封装中数字孪生的物理、数据和混合架构，提出统一架构和标准路线图，以实现自主优化的数字孪生。
2026-01-30 cs.AR cs.ET
Scalable Digital Compute-in-Memory Ising Machines for Robustness Verification of Binary Neural Networks
Georgia Institute of Technology（佐治亚理工学院）；University of California, Santa Barbara（加州大学圣塔芭芭拉分校）
本文提出利用数字计算在内存Ising机器将二进制神经网络鲁棒性验证转化为二次无约束二元优化问题，通过高效退火算法实现鲁棒性验证。
2026-03-05 cs.AR cs.ET
Accelerating DNA Read Mapping with Digital Processing-in-Memory
本文提出DART-PIM框架，利用数字存内处理端到端加速DNA读段映射全过程，在真实基因组数据上相比GPU和PIM实现分别获得5.7倍和257倍吞吐量提升及92倍和27倍能效提升。
2024-11-20 cs.AR cs.DC q-bio.QM
