VEXP: A Low-Cost RISC-V ISA Extension for Accelerated Softmax Computation in Transformers
ETH Zurich（苏黎世联邦理工学院）；University of Bologna（博洛尼亚大学）
虽然Transformers主要由浮点（FP）矩阵乘法控制，但它们通过专用硬件或众核可编程系统的积极加速已经将性能瓶颈转移到了Softmax等非线性函数。加速Softmax是具有挑战性的，因为它的非逐点、非线性性质，其中取幂是最苛刻的步骤。为了解决这个问题，我们设计了一个自定义的算术块Bfloat 16指数利用一种新的近似算法的基础上Schraudolph的方法，我们集成到浮点单元（FPU）的RISC-V核心的计算集群，通过自定义的指令集架构（ISA）扩展，与1\%的面积开销可以忽略不计。通过优化软件内核以利用扩展，我们执行Softmax时，与基准群集相比，延迟减少了162.7 $\times$，能耗减少了74.3 $\times$，在GPT-2配置中，FlashAttention-2内核的性能提高了8.2 $\times$，能效提高了4.1 $\times$。此外，所提出的方法使得多集群系统能够有效地执行预训练的Transformer模型（诸如GPT-2、GPT-3和ViT）的端到端推理，分别实现高达5.8 $\times$和3.6 $\times$的延迟和能量消耗减少，而不需要重新训练并且具有可忽略的准确性损失。
2025-04-15 cs.AR cs.LG
CVA6-VMRT: A Modular Approach Towards Time-Predictable Virtual Memory in a 64-bit Application Class RISC-V Processor
本文提出CVA6-VMRT扩展，通过动态分区TLB和混合缓存/便笺存储器实现虚拟内存访问的时间可预测性，在虚拟化场景下将关键客户机执行时间确定性提升94%，仅增加4%面积开销且无时序损失。
2025-04-08 cs.AR
ANDROMEDA: An FPGA Based RISC-V MPSoC Exploration Framework
随着消费电子产品需求的不断增长，计算需求呈指数级增长。由于应用程序的计算需求，计算机架构师正试图在单个管芯上封装尽可能多的核以加速应用程序代码的执行。在多处理器片上系统（MPSoC）中，在内核数量、存储器子系统和片上网络参数之间取得平衡对于获得期望的性能是至关重要的。在本文中，我们提出了ANDROMEDA，一个基于RISC-V的框架，使我们能够探索MPSoC的不同配置，并观察性能的损失和收益。我们在Synopsys HAPS-80 D Dual FPGA平台上仿真了MPSoC的各种配置。使用STREAM，矩阵乘法和N体模拟作为基准，我们证明了我们的框架的有效性，快速确定正确的参数，有效地执行这些基准。
2021-01-14 cs.AR
A First Look at RISC-V Virtualization from an Embedded Systems Perspective
本文介绍了RISC-V虚拟机管理程序扩展（H-extension v0.6.1）规范最新版本在Rocket芯片内核中的首次公开实现和评估。为了对现代多核嵌入式和混合关键系统进行有意义的评估，我们将开源静态分区管理程序Bao移植到RISC-V。我们还扩展了RISC-V平台级中断控制器（PLIC），以实现低延迟和确定性延迟的直接访客中断注入，并增强了计时器基础设施，以避免陷阱和仿真开销。实验在FireSim（一种周期精确的FPGA加速模拟器）中进行，该系统也在Zynq UltraScale+ MPSoC ZCU 104中成功部署和测试。我们的硬件实现是开源的，目前正被RISC-V社区用于批准H扩展规范。
2021-08-16 cs.AR cs.OS
Guaranteed Guess: A Language Modeling Approach for CISC-to-RISC Transpilation with Testing Guarantees
MBZUAI（人工智能研究所）；Cornell University（康奈尔大学）
本研究提出GG转译流水线，结合大语言模型与软件测试框架实现CISC到RISC的ISA代码转译，在高测试覆盖率下取得不错的正确性，且性能、能效和内存表现优于Rosetta 2，将开源相关资源。
2025-06-17 cs.AR cs.CL cs.LG
Spatzformer: An Efficient Reconfigurable Dual-Core RISC-V V Cluster for Mixed Scalar-Vector Workloads
Spatzformer提出首个可重构RISC-V V双核集群，通过拆分与合并两种模式协同处理混合标量-向量负载，在几乎不增加面积和能耗的前提下显著加速混合内核与细粒度同步向量内核。
2024-07-07 cs.AR
Work-In-Progress: Accelerating Numpy With OpenBLAS For Open-Source RISC-V Chips
本研究修改 OpenBLAS 库，通过 OpenMP 将线性核心卸载至可编程多核加速器（PMCA），并链接 Numpy，在开源异构 RISC-V SoC 的 FPGA 仿真平台上实现了 Python 高阶应用线性代数运算的加速。
2025-03-21 cs.AR
SentryCore: A RISC-V Co-Processor System for Safe, Real-Time Control Applications
SentryCore是一个基于RISC-V的开源安全实时控制协处理器系统，通过三核锁步、ECC保护、CLIC加速上下文切换和定时器DMA机制，为汽车等安全关键应用提供可靠且可无缝集成到SoC的解决方案。
2024-05-16 cs.AR
FERIVer: An FPGA-assisted Emulated Framework for RTL Verification of RISC-V Processors
本文提出一种用于 RISC-V 处理器 RTL 验证的 FPGA 辅助 SoC 平台 FERIVer，通过嵌入式 CPU 与综合硬件交叉验证，实现 5 MIPS 速度，比 Xilinx XSim 快 150 倍，比 Verilator 提升 35 倍，且硬件占用率低于 7%。
2025-04-07 cs.AR
From CISC to RISC: language-model guided assembly transpilation
本文提出基于大语言模型的轻量级转译器CRT，实现x86汇编到ARM/RISC-V的自动转换，在保持语义的同时取得高准确率，并在Apple M2上相比Rosetta 2实现显著加速和能效提升。
2024-11-25 cs.AR cs.PL
PermuteV: A Performant Side-channel-Resistant RISC-V Core Securing Edge AI Inference
Northeastern University（东北大学）；King Mongkut’s University of Technology Thonburi（泰国国王科技大学）
PermuteV通过随机排列循环迭代顺序，有效提升RISC-V核心在边缘AI推理中的抗侧信道攻击能力，同时保持低硬件开销和运行时开销。
2025-12-19 cs.AR cs.CR
LACE: Large Language Model Aided Multi-Agent Framework for Agile RISC-V Instruction Extension
University of Minnesota, Twin Cities（明尼苏达大学双城分校）；Columbia University（哥伦比亚大学）；Northwestern University（西北大学）
针对RISC-V指令扩展实现验证缓慢碎片化问题，提出LLM辅助多智能体框架LACE，可提升指令生成准确率并减少集成返工。
2026-08-05 cs.AR cs.CL cs.SE
A Framework for Accelerating Transformer Inference on RISC-V for Edge AI
University College Dublin（都柏林大学学院）；Trinity College Dublin（都柏林圣三一学院）；Virginia Tech（弗吉尼亚理工大学）；Queen’s University Belfast（贝尔法斯特女王大学）
本框架通过指令集扩展和循环展开策略，在RISC-V边缘设备上加速紧凑型Transformer模型，实现最高2.19倍推理加速，同时保持较低的硬件开销。
2026-10-07 cs.AR
System-Level Isolation for Mixed-Criticality RISC-V SoCs: A "World" Reality Check
Universidade do Minho（米尼奥大学）；OSYX Technnologies（OSYX科技公司）；Infineon AG（英飞凌科技股份公司）
本文研究了混合关键性RISC-V系统级隔离问题，通过实现和评估多种隔离原语，提出改进方案以提高安全性和效率。
2026-02-04 cs.AR cs.CR
Acore-CIM: build accurate and reliable mixed-signal CIM cores with RISC-V controlled self-calibration
Aalto University（阿尔托大学）；UCLouvain（天主教鲁汶大学）
本文提出一种自校准的混合信号CIM加速器SoC，通过RISC-V控制芯片校准提升计算信噪比，解决CIM核心的集成与可靠性问题。
2025-06-18 cs.AR
ControlPULP: A RISC-V On-Chip Parallel Power Controller for Many-Core HPC Processors with FPGA-Based Hardware-In-The-Loop Power and Thermal Emulation
本文提出ControlPULP，一个基于RISC-V的开源并行功率控制器平台，通过多核集群加速实时功率管理策略，在72核HPC处理器用例中实现4.9倍加速和DVFS跟踪偏差小于3% TDP。
2024-02-21 cs.AR
Occamy: A 432-Core Dual-Chiplet Dual-HBM2E 768-DP-GFLOP/s RISC-V System for 8-to-64-bit Dense and Sparse Computing in 12nm FinFET
针对现有CPU/GPU难以高效处理稠密与稀疏异构计算负载的问题，研究团队推出采用12nm FinFET工艺的432核双芯粒RISC-V系统Occamy，通过层级互连与核内流单元设计，在多类计算任务上的效率与密度均显著超越现有最先进处理器，且RTL开源。
2025-01-13 cs.AR
Secure Instruction and Data-Level Information Flow Tracking Model for RISC-V
针对现有硬件IFT方案无法兼顾多粒度与低开销的问题，提出集成硬件级与门级IFT的多粒度模型，通过模块实例化实现指令到数据级转换，并在RISC-V上验证，以1位标签和影子逻辑提升精度并消除面积开销。
2023-11-17 cs.AR cs.CR
Klessydra-T: Designing Vector Coprocessors for Multi-Threaded Edge-Computing Cores
卷积、矩阵乘法和傅立叶变换等计算密集型内核是边缘计算AI、信号处理和密码学应用的基础。交错多线程（IMT）处理器内核在追求边缘计算的能效和低硬件成本方面很有意思，但它们需要硬件加速方案来运行繁重的计算工作负载。遵循加速计算的矢量方法，本研究探索了在RISC-V内核中实现矢量协处理单元的可能替代方案，显示了目标工作负载中IMT和数据级并行性之间的协同作用。
2021-02-07 cs.AR
ZynqParrot: A Scale-Down Approach to Cycle-Accurate, FPGA-Accelerated Co-Emulation
University of Washington（华盛顿大学）；Seattle Country Day School（西雅图乡村日学校）
提出ZynqParrot，一种基于FPGA的规模缩减协同仿真平台，通过分解系统为子组件实现非干扰、周期精确的仿真，并验证了RISC-V处理器的全栈性能。
2025-09-24 cs.AR
NDPage: Efficient Address Translation for Near-Data Processing Architectures via Tailored Page Table
针对NDP系统中4级页表地址转换开销高的问题，本文提出NDPage，通过PTE绕过L1缓存与合并末两级页表，在单核至8核系统中显著提升性能。
2025-02-20 cs.AR
