Integrating SystemC-AMS Power Modeling with a RISC-V ISS for Virtual Prototyping of Battery-operated Embedded Devices
针对RISC-V综合仿真框架的缺失，提出一个开源框架，将GVSoC功能仿真与SystemC-AMS功耗建模集成，实现电池供电嵌入式设备的虚拟原型设计与设计空间探索。
2024-04-02 cs.AR cs.SY eess.SY
An Embedded RISC-V Core with Fast Modular Multiplication
物联网最大的问题之一是隐私和安全。加密和身份验证需要大的功率预算，而电池供电的物联网终端节点没有。为特定加密操作设计的硬件加速器为未来的更新提供了很少或根本没有灵活性。自定义指令解决方案的面积更小，并为要实施的新方法提供更大的灵活性。自定义指令的一个缺点是处理器必须等待操作完成。最终，设备对实时事件的响应时间会变长。在这项工作中，我们提出了一个处理器与扩展的自定义指令的模乘，块处理器，通常，两个周期的任何大小的模乘时，在部分执行模式下使用。我们为概念验证CPU采用了RISC-V的嵌入式和压缩扩展。我们的设计是在椭圆曲线密码学领域的最新密码算法的基准。我们的128位模乘CPU在ASIC上的工作频率为136 MHz，在FPGA上的工作频率为81 MHz。它实现了高达13倍的软件实现速度，同时降低了高达95%的整体功耗与41%的平均面积开销比我们的基础架构。
2020-09-30 cs.AR cs.CR
HERO: Heterogeneous Embedded Research Platform for Exploring RISC-V Manycore Accelerators on FPGA
异构嵌入式片上系统（HESoCs）将标准主机处理器与可编程众核加速器（PMCAs）共同集成，以将通用计算与特定领域的高效处理能力相结合。虽然领先的公司成功地推进了他们的HESoC产品，但由于构建一个将行业标准主机处理器与开放式研究PMCA架构相结合的原型平台的挑战，研究滞后。在这项工作中，我们介绍了HERO，一个基于FPGA的研究平台，结合了PMCA组成的RISC-V内核集群，实现为FPGA结构上的软核，与硬ARM Cortex-A多核主机处理器。映射到FPGA上的PMCA架构是经过硅验证的、可扩展的、可配置的和完全可修改的。HERO包括一个完整的软件堆栈，其中包括一个支持OpenMP加速器编程的异构交叉编译工具链、一个Linux驱动程序以及用于主机和PMCA的运行时库。HERO旨在促进对所有软件和硬件层的快速探索：运行时行为可以通过跟踪事件进行准确分析，修改可以通过完全自动化的硬件和软件构建和执行测试进行验证。我们通过我们研究中的案例研究证明了HERO的有用性。
2017-12-18 cs.AR cs.DC
Hardware Support for Arbitrarily Complex Loop Structures in Embedded Applications
在本文中，程序控制单元的嵌入式RISC处理器的增强与一种新的零开销循环控制器（ZOLC）支持任意循环结构与多个入口/出口节点。ZOLC已被纳入到一个开放的RISC处理器核心，以评估所选处理器的替代配置的建议单位的性能。结果表明，在所使用的基准测试中，速度提高8.4%到48.2%是可行的。
2007-10-25 cs.AR
Virtualization of Tiny Embedded Systems with a robust real-time capable and extensible Stack Virtual Machine REXAVM supporting Material-integrated Intelligent Systems and Tiny Machine Learning
University of Bremen（不来梅大学）；University of Siegen（锡根大学）；Institute for Microsensors, -actuators and -systems（微传感器、微执行器与微系统研究所）
在过去的几十年中，传感器密度和传感器部署显著增加，这是由显著的小型化和尺寸减小到芯片级驱动的，解决了无处不在的计算，边缘计算以及分布式传感器网络。材料集成和智能系统（MIIS）提供了下一个集成和应用级别，但它们带来了新的挑战并引入了硬约束（资源，能源供应，通信，弹性和安全）。通常，低资源系统是具有专用软件或专用硬件（FPGA）的静态编程处理器。这项工作表明，需要和解决方案，虚拟化在这种低资源和约束系统的弹性分布式传感器和网络物理网络使用一个统一的低资源，可定制的，和实时的【形】能力嵌入式和可扩展堆栈虚拟机（REXAVM），可以实现和合作的软件和硬件。在整体架构方法中，VM专门针对数字信号处理和微型机器学习。通过在编译时使用VM程序代码生成器和在运行时间使用增量代码处理，REXAVM是高度可定制的。虚拟机使用集成的、高效的实时编译器从文本代码创建字节码。本文显示和评估的适用性，建议的VM架构操作等效的软件和硬件（FPGA）实现。讨论了支持微型ML和使用定点运算的DSP的特定组件的效率和精度。扩展的用例部分演示了所引入的VM体系结构在广泛应用程序中的可用性。
2023-02-17 cs.AR cs.LG cs.OS
KWT-Tiny: RISC-V Accelerated, Embedded Keyword Spotting Transformer
University College Dublin（都柏林大学）
KWT-Tiny通过RISC-V平台实现基于Transformer的关键词检测模型在边缘设备上的高效部署，通过量化和定制指令实现模型压缩和加速，精度损失小且能耗显著降低。
2025-11-19 cs.AI cs.AR cs.PF
Evaluation of Run-Time Energy Efficiency using Controlled Approximation in a RISC-V Core
针对嵌入式系统能量有限的问题，研究了动态硬件近似对带专用近似功能的RISC-V嵌入式处理器运行时能效的影响，验证了近似计算在能效提升上的显著效果。
2024-10-09 cs.AR
Reducing Instruction-Fetch Energy in RISC-V for Embedded AI Processing via Dynamic and Static Loop Caching
University of Twente（特温特大学）
针对嵌入式RISC-V处理器指令获取能耗大的问题，提出动态和静态循环缓存架构，经在NEORV32处理器及特定工作负载上评估，动态缓存减48.3%指令获取与21.5%总能量，静态缓存更优，且面积开销低，完整实现开源。
2026-07-28 cs.AR cs.SY eess.SY
ColibriES: A Milliwatts RISC-V Based Embedded System Leveraging Neuromorphic and Neural Networks Hardware Accelerators for Low-Latency Closed-loop Control Applications
端到端基于事件的计算有可能推动边缘AI应用程序的延迟和能效。不幸的是，基于事件的传感器（例如，DVS相机）和基于神经形态尖峰的处理器（例如，Loihi）都是以解耦的方式设计的，因此错过了主要的精简机会。本文介绍了ColibriES，有史以来第一个神经形态硬件嵌入式系统平台，具有专用的事件传感器接口和完整的处理管道。ColibriES包括事件和帧接口以及数据处理，旨在边缘场景中的高效和长寿命嵌入式系统。ColibriES基于Kraken片上系统，包含异构并行超低功耗（PULP）处理器、基于帧和基于事件的摄像机接口以及两个硬件加速器，用于计算基于事件的脉冲神经网络和基于帧的三元卷积神经网络。本文以ColibriES上的手势识别为例，探索并准确评估事件数据处理的性能，作为全系统评估的第一步。在我们的实验中，我们展示了7.7 \si{\milli\joule}的芯片能耗和每个推理的164.5 \si{\milli\second}延迟，以DVS手势事件数据集为例进行闭环数据处理，展示了ColibriES在电池供电的应用中的潜力，例如需要低延迟闭环控制的可穿戴设备和无人机。
2023-02-15 cs.AR
CV32RT: Enabling Fast Interrupt and Context Switching for RISC-V Microcontrollers
针对RISC-V微控制器中断处理不足，提出CV32RT核心，通过实现CLIC并扩展fastirq，将中断延迟降至6周期，实现快速上下文切换，媲美专有架构。
2023-11-14 cs.AR
32-Bit RISC-V CPU Core on Logisim
本项目利用 Logisim 软件设计并实现了一个 32 位 RISC-V CPU 内核，展示了开源 RISC-V 指令集架构在免版税硬件设计与嵌入式系统应用中的可行性。
2023-12-03 cs.AR
Embedded Blockchain Infrastructure Management (eBIM): A RISC-V-Empowered Hardware--Software Co-Design Framework Towards Trustworthy Blockchain
Cyberspace Institute of Advanced Technology, Guangzhou University, Guangdong Key Laboratory of Industrial Control System Security, and Huangpu Research School of Guangzhou University（广州大学先进科技学院、广东省工业控制系统安全重点实验室、广州大学黄埔研究院）；Department of Computer and Electrical Engineering, University of Stavanger（斯塔万格大学计算机与电气工程系）
研究针对区块链系统转变及BaaS模型局限，受eSIM启发，基于RISC-V定义嵌入式区块链基础设施管理（eBIM），通过全面调查回答相关研究问题，为研究人员等建立参考，指出其前景与研究方向。
2026-07-09 cs.AR cs.CR
A Reconfigurable Approximate Computing RISC-V Platform for Fault-Tolerant Applications
本文提出基于RISC-V ISA的可重构近似计算嵌入式平台phoeniX，通过核心级近似电路集成和可配置精度-能耗权衡机制，在保持应用精度的同时实现高能效，实验验证了其在图像处理和Dhrystone基准上的优异性能。
2024-10-01 cs.AR
Power optimized programmable embedded controller
如今，功耗已成为硬件设计中的首要考虑因素，并且在计算机系统中是至关重要的，特别是对于具有高性能和更多功能的便携式设备。门控时钟是降低处理器功耗最常用的技术。在这项工作中，时钟门控技术被应用到优化的功耗完全可编程嵌入式控制器（PEC）采用RISC架构。设计的CPU支持i）智能指令集，ii）I/O端口，iii）片上时钟以提供一系列频率，iv）RISC以及控制器概念。整个设计采用VHDL描述，并在Xilinx公司的FPGA芯片上实现，该结构和时钟门控技术相结合，使芯片功耗降低了33.33%。
2010-09-09 cs.AR
RVCoreP-32IM: An effective architecture to implement mul/div instructions for five stage RISC-V soft processors
RISC-V是一种开放的指令集架构，正引起软处理器开发人员的注意。仅实现RISC-V的基本32位整数指令集（定义为RV 32 I）可能满足嵌入式系统的要求。然而，乘法和除法指令在RV 32 I中不存在，而不是定义为M扩展。几个研究项目提出了RV 32 I和RV 32 IM处理器。然而，没有迹象表明通过将M扩展添加到RV 32 I可以提高多少性能。换句话说，我们应该考虑什么时候在软处理器中加入M扩展，以及硬件资源需求会增加多少。在本文中，我们提出了一个扩展的RVCoreP软处理器（只实现RV 32 I指令集），以支持RISC-V M-扩展指令。一个简单的fork-join方法用于扩展执行能力，以支持M扩展指令以及未来可能的增强。然后，我们执行基准测试使用Dhobeone，Coremark和Embench程序。我们发现，RV 32 IM是1.87和3.13倍，分别为基数-4和DSP乘法器的性能。除此之外，我们的RV 32 IM实现比同等RISC-V处理器好13%。
2020-10-30 cs.AR
ARISE: Automating RISC-V Instruction Set Extension
本文提出自动化工具ARISE，基于汇编模式和可扩展指标生成RISC-V指令集扩展，结合CoreDSL无缝集成至Seal5等工具，在Embench-Iot上平均减少7.39%执行指令数，有效降低人工优化成本。
2025-08-11 cs.AR
Design and Implementation of a RISC-V SoC with Custom DSP Accelerators for Edge Computing
Department of Electronics Engineering, HBTU Kanpur（电子工程系，HBTU Kanpur）
本文分析RISC-V架构并通过周期精确仿真评估RV32I及M、A扩展，证明其嵌入式优势及定制加速可扩展性，且功耗较ARM Cortex-M0降低17%。
2025-06-07 cs.AI cs.AR eess.SP
Using Formal Verification to Evaluate Single Event Upsets in a RISC-V Core
针对嵌入式系统软错误可靠性评估难题，采用模型检查形式的形式化验证方法，对RISC-V Ibex Core进行穷尽式故障分析，揭示了未对齐指令、比特位置及流水线阶段对SEU效应的影响规律。
2024-05-20 cs.AR
AES-RV: Hardware-Efficient RISC-V Accelerator with Low-Latency AES Instruction Extension for IoT Security
针对现有AES硬件加速器的性能、能效与灵活性局限，本文提出集成三项创新的AES-RV RISC-V加速器，在FPGA上实现后相较传统平台及前沿方案均有显著优势，适用于安全高性能嵌入式系统。
2025-05-17 cs.AR cs.CR
CVA6S+: A Superscalar RISC-V Core with High-Throughput Memory Architecture
本文提出CVA6S+，通过改进分支预测、寄存器重命名和操作数前递，在面积开销仅增加9.30%的情况下实现43.5%的性能提升，并集成HPDCache使带宽提升74.1%。
2025-05-08 cs.AR
Hardware-Software Co-Design for Float16 On-Device Training on RISC-V Single-Core
CEA-Leti, Mines Saint-Etienne, Equipe Commune SAS（CEA-莱蒂、圣艾蒂安 Mines、共同团队 SAS）；Univ. Grenoble Alpes, CEA-Leti（格勒诺布尔阿尔卑斯大学、CEA-莱蒂）；Mines Saint-Etienne, CEA-Leti, Centre CMP, Equipe commune SAS（圣艾蒂安 Mines、CEA-莱蒂、CMP 中心、共同团队 SAS）
研究在RISC-V单核上进行Float16设备端训练，利用Zfh和Zvfh扩展提出开源框架，能减内存占用、促迁移学习，基于AIfES构建，强调Zfh低开销并讨论Zvfh架构。
2026-07-24 cs.AI cs.AR
LACE: Large Language Model Aided Multi-Agent Framework for Agile RISC-V Instruction Extension
University of Minnesota, Twin Cities（明尼苏达大学双城分校）；Columbia University（哥伦比亚大学）；Northwestern University（西北大学）
针对RISC-V指令扩展实现验证缓慢碎片化问题，提出LLM辅助多智能体框架LACE，可提升指令生成准确率并减少集成返工。
2026-08-05 cs.AR cs.CL cs.SE
A Mixed-Precision RISC-V Processor for Extreme-Edge DNN Inference
低位宽量化神经网络（QNN）通过减少微控制器（MCU）等受限设备的内存占用，实现了复杂机器学习模型在这些设备上的部署。细粒度非对称量化（即，在逐个张量的基础上分配给权重和激活的不同位宽）是在严格的存储器约束下最大化准确性的特别令人感兴趣的方案。然而，缺乏子字节指令集体系结构（ISA）的支持，在SoC微处理器使得它很难充分利用这种极端的量化范式在嵌入式MCU。支持子字节和非对称QNN将需要许多精度格式和大量的操作码空间。在这项工作中，我们攻击这个问题与基于状态的SIMD指令：而不是编码精度显式，每个操作数的精度是动态设置在一个核心状态寄存器。在开源的RI 5CY内核的基础上，提出了一种新的RISC-V ISA内核MPIC（Mixed Precision Inference Core）。我们的方法能够完全支持混合精度QNN推理，具有16位，8位，4位和2位精度的操作数的不同组合，而不添加任何额外的操作码或增加解码阶段的复杂性。我们的研究结果表明，与RI 5CY上基于软件的混合精度相比，MPIC将性能和能效提高了1.1- 4.9倍;相对于商用Cortex-M4和M7微控制器，它的性能提高了3.6- 11.7倍，效率提高了41- 155倍。
2020-10-08 cs.AR
A Reconfigurable Multiplier Architecture for Error-Resilient Applications in RISC-V Core
Indian Institute of Technology Mandi（印度理工学院曼迪分校）
本文提出一种可重构乘法器架构，用于在能量受限的边缘AI应用中实现高效神经网络推理。该架构支持精确和近似计算，通过专用mulscr实现多精度配置，实现44%-68%的能耗降低，同时保持1.89 DMIPS/MHz的计算性能。
2026-05-09 cs.AI cs.AR
A Heterogeneous RISC-V based SoC for Secure Nano-UAV Navigation
University of Bologna（博洛尼亚大学）；Khalifa University（哈利法大学）；University of Minho（米尼奥大学）；ETH Zürich（苏黎世联邦理工学院）；Technology Innovation Institute（技术创新研究院）；Dalle Molle Institute for Artificial Intelligence (IDSIA)（达勒·莫勒人工智能研究所（IDSIA））
提出Shaheen，一款22nm FDX工艺的9mm²、200mW异构RISC-V SoC，集成支持虚拟化的RV64核与RV32多核簇，实现高性能低功耗ML计算，适用于安全纳米无人机导航。
2024-01-07 cs.AI cs.AR
FeNN: A RISC-V vector processor for Spiking Neural Network acceleration
School of Engineering and Informatics（工程与信息学学院）；University of Sussex（苏塞克斯大学）
本文提出一种基于 RISC-V 的 FPGA 软向量处理器 FeNN，利用随机舍入和饱和技术实现高精度低硬件利用率的脉冲神经网络模拟，其速度优于嵌入式 GPU 和 Loihi 神经形态系统。
2025-06-13 cs.AI cs.AR cs.NE
MX: Enhancing RISC-V's Vector ISA for Ultra-Low Overhead, Energy-Efficient Matrix Multiplication
提出基于 RISC-V 向量 ISA 的轻量级矩阵扩展 MX，复用现有向量寄存器堆和功能单元构建混合引擎，在面积开销 < 3% 的条件下显著提升双核与 64 核集群的矩阵乘法能效与性能。
2024-01-08 cs.AR
Mixed-precision Neural Networks on RISC-V Cores: ISA extensions for Multi-Pumped Soft SIMD Operations
National Technical University of Athens（雅典国立技术大学）
本研究针对嵌入式RISC-V内核混合精度神经网络支持不足的问题，提出软硬件协同设计框架，通过扩展ALU、引入多泵浦与软SIMD优化及定制MAC指令，在准确率损失不足1%时实现15倍能耗降低，性能优于现有最先进RISC-V内核。
2024-08-13 cs.AI cs.AR
MaRVIn: A Cross-Layer Mixed-Precision RISC-V Framework for DNN Inference, from ISA Extension to Hardware Acceleration
School of Electrical and Computer Engineering, National Technical University of Athens（电气与计算机工程学院，国家技术大学雅典）
MaRVIn提出跨层软硬件协同的RISC-V混合精度推理框架，通过新型ISA扩展、可配置混合精度ALU、软SIMD、剪枝感知微调和贪心DSE，在精度损失低于1%时实现平均17.6倍加速和最高1.8 TOPS/W能效。
2025-09-18 cs.AR cs.LG
Area Comparison of CHERIoT and PMP in Ibex
本文在 FreePDK45 工艺下综合评估 Ibex RISC-V 核心的 PMP 与 CHERIoT 内存安全扩展面积，发现核心开销分别为 24 kGE 和 33 kGE，但在 OpenTitan Earl Grey SoC 中系统级开销仅 0.6% 和 1%。
2025-05-13 cs.AR cs.CR
A Statically and Dynamically Scalable Soft GPGPU
本文提出一种静态与动态可扩展的软 GPGPU 架构，通过将处理器流水线与 FPGA 物理结构匹配，在 Intel Agilex FPGA 上实现 771 MHz 的峰值性能，并支持逐条指令的线程空间子集动态指定。
2024-01-08 cs.AR
