Reducing Competitive Cache Misses in Modern Processor Architectures
多核处理器内核内线程数量的增加以及对共享高速缓存内存的竞争性访问成为竞争性高速缓存未命中数量增加和性能下降的主要原因。不可避免地，现代处理器架构的发展导致高速缓存未命中的数量增加。在本文中，我们试图实现一种技术，用于减少竞争的高速缓存未命中的数量在第一级的高速缓存存储器。这种技术使得当存在命中时能够竞争性地访问整个高速缓存存储器-但是，如果存在高速缓存未命中，则存储器数据（通过使用替换技术）被放置在给予线程的虚拟部分中，使得避免竞争性高速缓存未命中。通过使用模拟器工具，结果表明，减少了高速缓存未命中的数量和性能提高了15%。这项研究得出的结论是，缓存未命中是未来处理器设计人员的一个真正挑战，以隐藏内存延迟。
2017-01-06 cs.AR
Revisiting Residue Codes for Modern Memories
剩余码传统上用于计算错误校正，而不是存储错误校正。在本文中，我们使用这些代码的存储错误校正与令人惊讶的结果。我们发现，适应现代存储系统的残留代码提供了一个水平的纠错与传统的计划，如里德-所罗门与更少的存储位。例如，我们对剩余码的修改-- MUSE ECC --可以使用大约30%的比特提供ChipKill保护。我们表明，存储增益可用于保持新兴的安全功能，如内存标记所需的元数据，或提供更好的检测能力，对Rowhammer攻击。我们的评估表明，在支持MUSE的系统中，内存标记显示内存带宽利用率降低了12%，同时提供了与传统ECC基线相同的纠错级别，而没有明显的性能损失。因此，我们的工作展示了一个新的，灵活的原语，共同设计的可靠性与安全性和性能。
2022-12-19 cs.AR
A Workload and Programming Ease Driven Perspective of Processing-in-Memory
许多现代和新兴的应用程序必须处理越来越大的数据量。不幸的是，流行的计算范例并没有被设计为有效地处理这样的大规模数据：在内存子系统和CPU之间移动这些数据的能量和性能成本现在占了计算的总成本的主导地位。这迫使系统架构师和设计师从根本上重新思考如何设计计算机。内存处理（PIM）是一种计算范例，通过将计算引入数据来避免大多数数据移动成本。现代存储器系统中的新机会使得能够在存储器子系统内执行不同程度的处理的架构成为可能。然而，构建PIM架构必须解决许多实际的系统级问题，包括使工作负载和程序员能够轻松地利用PIM。本文研究了实现PIM架构的实际构建和广泛采用的三个关键领域。首先，我们描述了我们在系统地识别PIM在实际应用中的机会方面的工作，并量化了流行的新兴应用的潜在收益（例如，机器学习、数据分析、基因组分析）。其次，我们的目标是解决几个关键问题，这些程序的PIM架构。第三，我们描述了广泛采用PIM仍然面临的挑战。
2019-07-26 cs.AR cs.DC
Data-Centric and Data-Aware Frameworks for Fundamentally Efficient Data Handling in Modern Computing Systems
现代和新兴应用程序使用和生成的输入和/或中间数据的规模呈爆炸式增长。不幸的是，现代计算系统不能有效地处理大量数据。主要概念和组成部分（例如，虚拟内存系统）和主要执行模型（例如，以处理器为中心的执行模型）在设计时没有考虑到现代应用程序压倒性的数据需求。因此，在当今的系统中，访问、移动和处理大量数据面临着重要的挑战，这使得数据成为此类系统中的头等大事以及主要的性能和能源瓶颈。本文研究了现代计算系统在处理现代应用程序的数据需求时效率低下的根本原因，并旨在从根本上解决这些效率低下的问题，重点是两个方向。首先，我们设计了SIMDRAM，一个端到端的处理使用DRAM的框架，有助于广泛采用的处理使用DRAM，一个以数据为中心的计算范式，提高了系统的整体性能和效率，当计算大量的数据时，通过最大限度地减少数据移动的成本，并使计算数据驻留的地方。其次，我们介绍了虚拟块接口（VBI），一种新的虚拟内存框架，1）消除了传统的虚拟内存框架在处理现代应用程序中的高内存需求时的低效率，2）从底层开始构建，以理解，传达和利用数据属性，为性能和效率的提高创造机会。
2021-09-13 cs.AR
Mainframe-Style Channel Controllers for Modern Disaggregated Memory Systems
针对近数据处理因缺乏以操作系统为核心的抽象而难以落地的问题，受大型机通道控制器启发提出内存通道控制器，作为分解内存系统中近数据处理的可移植虚拟化抽象，利用缓存一致性实现更丰富的细粒度编程模型。
2025-09-05 cs.AR cs.ET cs.OS
Exploring Modern GPU Memory System Design Challenges through Accurate Modeling
本文探讨了在通用图形处理器（GPGPU）空间的架构设计决策的模拟器精度的影响。我们对最流行的公开可用的GPU模拟器GPGPU-Sim进行了详细的定量分析，针对我们的增强版模拟器，更新以更详细地模拟现代GPU的内存系统。我们的增强型GPU模型能够充分详细地描述NVIDIA Volta架构，从而将内存系统中的错误甚至计数器减少多达66倍。存储器系统中减少的错误进一步将执行时间错误与实际硬件相比减少了2.5倍。为了证明我们的增强模型在真实机器上的准确性，我们对NVIDIA TITAN V Volta GPU进行了逐计数器验证，展示了新模拟器与公开模型的相对准确性。我们继续证明，更简单的模型折扣先进的内存系统设计的重要性，如无序内存访问调度，而夸大了更深入的研究领域，如L1缓存绕过的影响。我们的研究结果表明，这是很重要的学术界，以提高系统复杂性的不断增长，在体系结构模拟器的细节水平。作为这种详细的关联和建模工作的一部分，我们开发了一个新的相关器工具集，其中包括来自各种流行的GPGPU基准套件的应用程序的整合，旨在在合理的模拟时间内运行。Correlator还包括一个数据库，其中包含从Fermi到Volta的NVIDIA卡上所有这些应用程序的硬件分析结果，以及一个工具链，使用户能够收集相关统计数据，并以最小的努力创建详细的逐计数器硬件相关图。
2018-10-16 cs.AR
Practical Data Compression for Modern Memory Hierarchies
在这篇论文中，我们描述了一种新的，实用的方法来集成基于硬件的数据压缩的存储层次结构，包括片上缓存，主存储器，片上和片外互连。这种新方法快速，简单，有效地节省了存储空间。我们的方法中的一个关键见解是，访问时间（包括解压缩延迟）是现代存储层次结构的关键。通过将廉价的硬件支持与适度的操作系统支持相结合，我们的整体压缩方法在整个存储层次结构中实现了性能和能源效率的大幅提高。利用这种新的方法，我们在这篇论文中做出了几个主要贡献。首先，我们提出了一种新的压缩算法，Base-Delta-Immediate Compression（BDI），它可以以很低的压缩/解压缩延迟实现高压缩比。BDI利用许多缓存行中存在的值的现有低动态范围，使用Base+Delta编码将它们压缩到更小的大小。其次，我们观察到缓存块的压缩大小可以指示其重用。我们使用这个观察开发一个新的缓存插入策略的压缩缓存，基于大小的插入策略（SIP），它使用的压缩块的大小作为度量之一，以预测其潜在的未来重用。第三，我们提出了一个新的主存压缩框架，线性压缩页面（LCP），显着降低了支持主存压缩的复杂性和功耗成本。我们证明，任何压缩算法都可以适应LCP的要求，LCP可以有效地与现有的高速缓存压缩设计，避免额外的压缩/解压缩。
2016-09-07 cs.AR cs.OS
IMSSA: Deploying modern state-space models on memristive in-memory compute hardware
Peter-Gruenberg-Institute (PGI-14)（彼得-格鲁恩贝格研究所）；Forschungszentrum Juelich GmbH（尤利希研究中心）
本文提出IMSSA，通过量化感知训练缩减S4D模型规模，并首次在忆阻器存内计算硬件上部署S4内核，实现边缘设备上的高效长序列处理。
2024-12-28 cs.AR cs.LG
Five-Minute Rule 40 Years Later: A First-Principles Revisit for Modern Memory Hierarchy
ScaleFlux（聚辰半导体）；NVIDIA（英伟达）；Stanford University（斯坦福大学）
本文基于首次原理重审五分钟规则，整合主机成本、DRAM带宽/容量和SSD性能成本物理模型，提出考虑约束和工作负载的框架，展示现代AI平台中DRAM与闪存缓存阈值从分钟缩至几秒，揭示NAND闪存作为活跃数据层的研究空间，并引入MQSim-Next仿真器和两个案例研究。
2026-05-08 cs.AR
Memory-Centric Computing: Solving Computing's Memory Problem
针对计算系统中内存带来的能耗、性能等瓶颈，本文提出转向以内存为中心的范式，通过内存自主管理、内存内计算解决扩展难题并提升能效，同时给出演进式落地路径。
2025-09-04 cs.AR cs.DC
A Framework for High-throughput Sequence Alignment using Real Processing-in-Memory Systems
序列比对是一个内存受限的计算，其在现代系统中的性能受到内存带宽瓶颈的限制。内存处理架构通过为内存提供计算能力来缓解这一瓶颈。我们提出了内存对齐（AIM），一个框架，用于高通量序列比对使用内存处理，并评估它的UPMEM，第一个公开的通用可编程内存处理系统。我们的评估表明，一个真正的内存处理系统可以大大优于服务器级的多线程CPU系统运行在满量程时，执行序列比对的各种算法，读取长度和编辑距离阈值。我们希望我们的发现能激发更多的工作，为这种真正的内存处理系统创建和加速生物信息学算法。我们的代码可在https://github.com/safaad/aim上获得。
2023-03-27 cs.AR cs.DC
Best Memory Architecture Exploration under Parameters Variations accelerated with Machine Learning
针对参数变化下存储器架构设计难题，提出最佳臂识别算法，以比穷举快5倍的速度在99%情况下找到平均最优架构。
2023-08-29 cs.AR
Hardware Trojan Threats to Cache Coherence in Modern 2.5D Chiplet Systems
随着工业向基于芯片的设计发展，硬件木马的插入对这些系统的安全性构成了重大威胁。这些系统在很大程度上依赖于高速缓存一致性来进行一致性数据通信，这使得一致性成为一个有吸引力的目标。重要的是，与之前的工作不同，它只关注恶意数据包修改，利用一致性的特洛伊木马攻击可以修改内存中从未被触及的数据，并且不属于包含特洛伊木马的小芯片。此外，特洛伊木马甚至不需要在受害者和存储器控制器之间物理地攻击受害者的存储器事务。在这里，我们探讨了基于芯片的系统中可能存在的基本攻击向量，并提供了一个能够直接修改内存中受害者数据的特洛伊木马实现示例。这项工作的目的是强调有必要制定机制，可以保护和确保一致性计划免受这些形式的攻击。
2022-09-30 cs.AR cs.CR
Ramulator 2.1: A Composable Memory System Simulator for Modern DRAM Systems
ETH Zürich（苏黎世联邦理工学院）
Ramulator 2.1 大幅改进了模拟器，支持现代DRAM标准（HBM3/4、LPDDR5/6、GDDR7），引入基于Python的建模接口和双向代码生成框架，并提供了全面的测试与验证基础设施。
2026-06-15 cs.AR
On Optimizing Locality of Graph Transposition on Modern Architectures
针对传统图转置算法内存开销大、难以适配大规模图的问题，本文提出PoTra算法，通过适配CPU缓存规模、利用图偏斜度分布优化局部性，在多架构与大规模数据集上实现了最高8.7倍的性能提升。
2025-01-12 cs.AR cs.DC cs.DS
CXL-Interference: Analysis and Characterization in Modern Computer Systems
针对现有研究对CXL与内存、存储系统共存时外部干扰探索不足的问题，首次在真实CXL硬件上开发CXL-Interplay系统表征分析干扰，结合性能计数器和内核函数进行反向推理，并提出评估缓解方案。
2024-11-27 cs.AR cs.PF
Heterogeneous Data-Centric Architectures for Modern Data-Intensive Applications: Case Studies in Machine Learning and Databases
ETH Zürich（苏黎世联邦理工学院）；Google（谷歌）；University of Illinois Urbana-Champaign（伊利诺伊大学厄巴纳-香槟分校）
当今的计算系统需要在计算资源之间来回移动数据（例如，CPU、GPU、加速器）和片外主存储器，以便可以对数据进行计算。不幸的是，这种数据移动是系统性能和能耗的主要瓶颈。在现代和新兴的应用程序中，一个有前途的执行范例是内存中处理（PIM），其中通过将计算能力放置在内存附近来降低数据移动到主内存/从主内存移动的成本。简单地采用PIM来加速数据密集型工作负载可能会导致次优性能，因为PIM基板施加了许多设计约束。因此，许多最近的作品共同设计专门的PIM加速器和算法，以提高性能并降低（i）来自各种应用领域的应用程序的能耗;以及（ii）各种计算环境，包括云系统，移动系统和边缘设备。我们展示了共同设计算法和硬件的好处，这种方式有效地利用了PIM范式用于两个现代数据密集型应用：（1）边缘设备的机器学习推理模型和（2）云系统的混合事务/分析处理数据库。我们在系统设计中遵循两步走的方法。在第一步中，我们广泛分析每个应用程序的计算和内存访问模式，以深入了解其硬件/软件要求以及以处理器为中心的系统中的性能和能源瓶颈的主要来源。在第二步中，我们利用第一步的见解来共同设计算法和硬件加速器，为每个应用程序实现高性能和高能效的以数据为中心的架构。
2022-05-29 cs.AI cs.AR cs.DB
SMOF: Streaming Modern CNNs on FPGAs with Smart Off-Chip Eviction
Imperial College London（伦敦帝国学院）；Information Technologies Institute（信息技术研究所）；Centre of Research and Technology Hellas（希腊研究与技术中心）
SMOF通过智能片外逐出机制将权重和激活暂存到片外存储器，解决现代CNN长跳跃连接导致的片上存储瓶颈，从而在资源受限FPGA上实现流式映射并获得最高10.65倍吞吐量提升。
2024-03-27 cs.AR cs.CV cs.LG
Rethinking the Producer-Consumer Relationship in Modern DRAM-Based Systems
该研究指出现有DRAM标准中生产者与消费者的职责分离阻碍技术缩放，通过分析四大DRAM挑战提出引入有限信息透明度，并给出从众包信息发布到标准修订的两步实施方案。
2024-01-29 cs.AR
Methodologies, Workloads, and Tools for Processing-in-Memory: Enabling the Adoption of Data-Centric Architectures
现代应用中数据的日益普及和不断增长的规模已经导致传统的以处理器为中心的计算系统中的高计算成本。在存储器设备之间移动大量数据（例如，DRAM）和计算元件（例如，在现代系统中，跨带宽受限的内存通道的CPU、GPU（图形处理器）可以消耗超过60%的总能量。为了降低这些成本，内存处理（PIM）范式将计算移动到更靠近数据所在的位置，减少（在某些情况下消除）在内存和处理器之间移动数据的需要。PIM有两种主要方法：（1）近存储器处理（PnM），其中PIM逻辑被添加到与存储器相同的管芯或3D堆叠存储器的逻辑层;以及（2）使用存储器处理（PuM），其使用存储单元的操作原理来执行计算。来自学术界和工业界的许多作品已经展示了PnM和PuM对于来自不同领域的各种工作负载的好处。然而，在商业系统中完全采用PIM仍然是非常具有挑战性的，这是由于缺乏跨计算机体系结构栈的PIM体系结构的工具和系统支持，所述计算机体系结构栈包括：（i）针对PIM体系结构的工作负载表征方法和基准测试套件;（ii）可以促进使用底层PIM原语的复杂操作和算法的实现的框架;（iii）编译器支持和针对PIM架构的编译器优化;（iv）对PIM感知虚拟内存、存储管理、数据分配和数据映射的操作系统支持;以及（v）高效的数据一致性和一致性机制。我们在这项工作中的目标是为PnM和PuM架构提供工具和系统支持，旨在简化PIM在当前和未来系统中的采用。
2022-05-31 cs.AR cs.DC cs.PF
Modern analog computing for solving differential and matrix equations
Institute for Artificial Intelligence, School of Integrated Circuits, Peking University, Beijing Advanced Innovation Center for Integrated Circuits（人工智能研究院，集成电路学院，北京大学，北京集成电路先进创新中心）；Dipartimento di Elettronica, Informazione e Bioingegneria, Politecnico di Milano（电子、信息与生物工程系，米兰理工大学）；IBM Research Europe（IBM欧洲研究院）
本文综述现代模拟计算在求解微分方程和矩阵方程中的核心原语、硬件实现及最新进展，强调电阻式存储器阵列的优势，并讨论精度、可扩展性及与内存计算的关系。
2026-06-12 cs.AI cs.AR cs.ET
Ramulator 2.0: A Modern, Modular, and Extensible DRAM Simulator
Ramulator 2.0是一款模块化、可扩展的DRAM模拟器，通过抽象关键组件接口和可复用lambda函数库，支持快速实现和评估内存控制器及DRAM设计变更，并已开源。
2023-11-29 cs.AR cs.CR
Exploring High-Bandwidth Flash for Modern LLM Inference: Opportunities and Challenges
POSTECH, Pohang-si, Gyeongsangbuk-do, Republic of Korea（浦项科技大学）；ETH Zürich, Zurich, Switzerland（苏黎世联邦理工学院）
本研究分析高带宽闪存（HBF）用于大语言模型（LLM）推理的机遇与挑战，发现HBF可提升LLM服务系统性能并降低GPU需求，但需维持类HBM读取带宽并提升耐用性。
2026-08-17 cs.AR
FireBridge: Cycle-Accurate Hardware + Firmware Co-Verification for Modern Accelerators
UC San Diego（加州大学圣地亚哥分校）
本文提出FireBridge框架，通过将固件与RTL/HLS硬件联合验证，实现加速器系统集成的高效调试，提升调试迭代速度达50倍。
2026-04-11 cs.AR
Mitigating the Memory Bottleneck with Machine Learning-Driven and Data-Aware Microarchitectural Techniques
ETH Zürich（苏黎世联邦理工学院）
本研究通过机器学习驱动和数据感知的微架构技术，提升内存性能与能效。
2026-03-08 cs.AR cs.DC cs.LG
Nanoscaling Floating-Point (NxFP): NanoMantissa, Adaptive Microexponents, and Code Recycling for Direct-Cast Compression of Large Language Models
Harvard University（哈佛大学）
随着尖端的大语言模型（LLM）不断改变各个行业，其快速增长的模型大小和序列长度导致了内存流量和容量挑战。最近，AMD、Arm、Intel、Meta、Microsoft、NVIDIA和Qualcomm提出了一个微尺度标准（Mx），该标准通过微指数增强块浮点运算，以实现有希望的困惑与足迹权衡。然而，微尺度在具有小于六位的现代LLM上遭受显著的困惑退化。本文概述了现代LLM，并确定了低比特微尺度格式的三个主要挑战，即，异常值的不准确跟踪、空的量化级别和浪费的二进制代码。作为响应，纳米尺度（NxFP）提出了三种技术，即，NanoMantissa、Adaptive Microexponent和Code Recycling，与最先进的MxFP相比，可实现更高的精度和更小的内存占用。在各种现代LLM上的直接投射推理的实验结果表明，我们提出的方法在MMLU基准测试中的困惑度和准确度方面均优于最先进的MxFP，最高可达0.64，最高可达30%。此外，NxFP将内存占用减少了16%，同时实现了与MxFP相当的复杂度。
2024-12-15 cs.AI cs.AR cs.DC
STAR: Improving Lifetime and Performance of High-Capacity Modern SSDs Using State-Aware Randomizer
Seoul National University（首尔大学）；Kyungpook National University（庆北国立大学）
针对3D NAND闪存中横向电荷扩散导致的保留错误问题，提出状态感知随机化器STAR，可高效去除多种弱数据模式，实验显示其能将SSD寿命最高提升2.3倍、读取延迟平均降低50%。
2025-11-09 cs.AR
Die-Stacked DRAM: Memory, Cache, or MemCache?
堆叠式动态随机存取存储器（DRAM）是满足多核处理器日益增长的内存带宽需求的一种有前途的解决方案。制造技术已经使得能够在有源管芯上堆叠数千兆字节的DRAM模块，从而提供与常规的基于DIMM的DDR存储器相比高数量级的带宽。然而，由于其有限的容量，管芯堆叠DRAM无法容纳现代大数据应用的整个数据集。因此，先前的提议将其用作相当大的存储器侧缓存或作为软件可见的主存储器的一部分。缓存设计可以适应应用程序的动态变化，但遭受标签存储/延迟/带宽开销。另一方面，存储器设计消除了对标记的需要，并且因此提供了对数据的有效访问，但是由于其静态性质而不能捕获应用的动态行为。在这项工作中，我们提出了一种情况下使用的管芯堆叠DRAM部分作为主存储器，部分作为缓存。我们观察到，在现代大数据应用程序中，存在许多具有大量访问的热页面。基于这一观察，我们建议使用一部分管芯堆叠DRAM作为主存储器来托管热页，从而能够在没有标签检查开销的情况下为来自高带宽DRAM的大量访问提供服务，并将DRAM的其余部分作为高速缓存来管理，用于捕获应用程序的动态行为。在该提议中，软件过程预处理应用程序并确定热页，然后要求OS将它们映射到裸片堆叠DRAM的存储器部分。裸片堆叠式DRAM的高速缓存部分由硬件管理，高速缓存芯片外存储器中分配的数据。
2018-09-24 cs.AR
Compiler Infrastructure for Specializing Domain-Specific Memory Templates
专用硬件加速器对于越来越多的应用程序变得越来越重要。由于专业化，它们可以实现高性能和高能效，但它们的设计复杂且耗时。当必须处理大量数据时，这个问题会加剧，比如在现代大数据和机器学习应用中。设计者不仅要优化加速器逻辑，还要产生高效的存储器架构。为了简化这个过程，我们提出了一个多层次的编译流程，专门针对特定于域的内存模板，以匹配数据，应用程序和技术的要求。
2021-04-03 cs.AR
Introducing a Performance Model for Bandwidth-Limited Loop Kernels
我们提出了一个性能模型的带宽有限的循环内核，这是建立在现代高速缓存为基础的微架构的分析。该模型允许对现有指令码进行准确的性能预测和评估。它提供了对不同存储层次结构级别的性能是如何构成的深入理解。原始内存加载，存储和复制操作和流矢量三元组的性能进行了分析，并在三个现代x86型四核架构基准，以证明该模型的能力。
2009-05-06 cs.AR cs.PF
Towards Efficient LUT-based PIM: A Scalable and Low-Power Approach for Modern Workloads
本文提出基于LUT的PuM架构Lama，利用DRAM mat级并行性减少激活命令开销，支持8位运算且面积开销仅2.47%，并进一步提出LamaAccel加速器，在性能和能效上显著超越现有PuM架构、CPU、TPU和GPU。
2025-02-04 cs.AR
Enabling the Adoption of Processing-in-Memory: Challenges, Mechanisms, Future Research Directions
多年来，DRAM技术的扩展性差，导致基于DRAM的主存越来越成为一个更大的系统瓶颈。瓶颈的一个主要原因是存储在DRAM中的数据必须在任何计算发生之前通过引脚有限的内存通道移动到CPU。这需要很高的延迟和能量开销，并且数据通常不能从CPU中的缓存中受益，从而难以分摊开销。现代3D堆叠DRAM架构包括逻辑层，其中计算逻辑可以集成在同一芯片内的DRAM单元阵列的多层之下。架构师可以利用逻辑层来执行内存处理（PIM）或近数据处理。在PIM架构中，DRAM内的逻辑层可以访问3D堆叠DRAM内可用的高内部带宽（其远大于DRAM和CPU之间可用的带宽）。因此，PIM架构可以有效地释放宝贵的存储器通道带宽，同时降低系统能耗。当我们将计算逻辑添加到DRAM时，会出现许多重要的问题。特别地，该逻辑不具有对现代应用执行所必需的公共CPU结构的低延迟访问，诸如虚拟内存和缓存一致性机制。为了便于PIM的广泛采用，我们希望保持传统的虚拟内存抽象和共享内存编程模型。这需要高效的机制，可以为DRAM中的逻辑提供对CPU结构的访问，而不必频繁地与CPU通信。为此，我们提出并评估两个通用的解决方案，最大限度地减少不必要的片外通信PIM架构。我们发现，这两种机制提高了许多重要的内存密集型应用程序的性能和能耗。
2018-02-01 cs.AR
An Experimental Analysis of RowHammer in HBM2 DRAM Chips
本文通过实验刻画了真实HBM2 DRAM芯片的RowHammer脆弱性，发现不同3D堆叠通道、行位置和未公开刷新触发防御对RH特性有显著影响，为未来攻击与防御提供依据。
2023-05-29 cs.AR cs.CR
