Electric-field-dependent spectroscopy of charge motion using a single-electron transistor
本文观察了氧化硅衬底上Al-AlO_x-Al单电子晶体管附近的背景电荷起伏。该晶体管设计采用了重掺杂衬底和顶栅，允许独立控制衬底和晶体管岛电位。通过对Si/SiO_2界面的控制充电，我们证明了涨落不能存在于Si层或隧道势垒中。结合大的测量信号幅度，这意味着缺陷必须位于非常接近氧化物表面。
2006-05-26 cond-mat.mes-hall
Graphene field-effect transistors with gigahertz-frequency power gain on flexible substrates
在射频（RF）下工作的柔性电子产品的开发需要将优异的电子性能和承受高水平应变的能力相结合的材料。在这项工作中，我们制造石墨烯场效应晶体管（GFET）的柔性衬底上的石墨烯生长的化学气相沉积（CVD）。我们的器件具有单位电流增益频率fT和单位功率增益频率fmax，分别高达10.7和3.7 GHz，应变限值为1.75%。这些器件代表了唯一报道的在应变水平高于0.5%时实现千兆赫兹频率功率增益的技术。因此，它们证明了CVD石墨烯的潜力，可以实现广泛的灵活电子技术，这些技术需要高灵活性和RF操作。
2013-02-06 cond-mat.mes-hall
Predicted Performance Advantages of Carbon Nanotube Transistors with Doped Nanotubes as Source/Drain
大多数碳纳米管场效应晶体管（CNTF）直接将金属源极/漏极接触附接到本征纳米管沟道。当栅极氧化物厚度减小时，这种晶体管显示出强双极导电，即使当电子（或空穴）的肖特基势垒为零时也是如此。由此产生的漏电流，这与漏极电压呈指数增加，限制了这种设备的潜在应用。在本文中，我们使用数值模拟表明，如果可以实现基于CNT的金属氧化物半导体（MOS）FET通过使用重掺杂的CNT部分作为源极和漏极，双极导电将被抑制，漏电流将被减少，并且由源漏隧穿施加的缩放限制将被扩展。通过消除源极和沟道之间的肖特基势垒，晶体管将能够提供更多的导通电流。这种器件的漏电流将由CNT的全带隙（而不是SB CNTF的带隙的一半）和带到带隧穿控制。这些因素将取决于纳米管的直径和电源电压。
2003-09-01 cond-mat.mes-hall
Substrate Gating of Contact Resistance in Graphene Transistors
金属接触已被确定为实现可行的石墨烯电子器件的关键技术瓶颈。最近，观察到对于具有顶栅和底栅的结构，电子-空穴电导不对称性可以由底栅调制。在这封信中，我们通过假设金属接触和底层石墨烯之间存在有效的薄界面介电层来解释这一观察结果。从量子输运计算占此修改后的静电学的电气结果证实与实验测得的接触电阻。我们的研究表明，金属-石墨烯界面的工程化是降低高性能石墨烯晶体管接触电阻的关键一步。
2011-03-31 cond-mat.mes-hall
A graphene Zener-Klein transistor cooled by a hyperbolic substrate
冷却机制的工程化是纳米电子学中的瓶颈。尽管扩散石墨烯中的热交换主要由缺陷辅助的声学声子散射驱动，但六方氮化硼（hBN）上的高迁移率石墨烯的情况完全不同，其中来自衬底的远程声子的贡献显著。在具有局部栅极的hBN晶体管上的双层石墨烯在其中通过在高偏压下补偿载流子密度和Zener-Klein隧穿（ZKT）的降低来实现几乎完美的电流饱和的状态下被驱动。使用噪声测温，我们表明，这种齐纳-克莱因隧道触发一个新的冷却途径，由于双曲声子极化激元（HPP）的发射hBN的超普朗克制度以外的平衡电子-空穴对。ZKT传输和HPP冷却的组合促进了BN晶体管上的石墨烯作为功率器件和RF电子器件的有价值的纳米技术。
2018-04-25 cond-mat.mes-hall
Simulation of Schottky-Barrier Phosphorene Transistors
用非平衡格林函数方法模拟了基于少层和单层磷烯的肖特基势垒场效应晶体管（SBFET）。结果表明，栅氧化层厚度的减小导致了显著的双极I-V特性和最小漏电流的显著增加。当栅极绝缘体较薄且层数较多时，漏电问题尤其严重，但可通过将磷烯减少为单层或双层来有效抑制。与二维石墨烯和层状二硫属化合物材料不同，磷烯SBFET的导通电流和金属与磷烯之间的金属-半导体接触电阻强烈依赖于输运晶向。
2014-08-21 cond-mat.mes-hall
Impact of Strain on Drain Current and Threshold Voltage of Nanoscale Double Gate Tunnel Field Effect Transistor: Theoretical Investigation and Analysis
隧道场效应晶体管（TFET）器件是有吸引力的，因为它们表现出良好的可扩展性并且具有非常低的漏电流。然而，它们具有低导通电流和高阈值电压的缺点。为了将TFET用于电路应用，需要解决这些问题。本文提出了一种新型横向应变双栅TFET（SDGTFET）。利用器件模拟，我们表明，SDGTFET具有较高的导通电流，低泄漏，低阈值电压，良好的亚阈值斜率，和良好的短沟道效应，也符合重要的ITRS准则。
2010-08-21 cond-mat.mes-hall
Si/SiGe quantum dot with superconducting single-electron transistor charge sensor
我们报道了一种用于制备表面栅控Si/SiGe量子点和集成超导单电子晶体管（S-SET）电荷传感器的工艺。使用深台面蚀刻和AlOx回填的组合来减少栅极泄漏。在漏电流被抑制后，在0.3K的温度下观察到量子点的库仑振荡和S-SET的电流-电压特性。通过使用S-SET执行QD电荷状态的感测来确认S-SET与QD的耦合。
2011-02-22 cond-mat.mes-hall
Patterning graphene nanostripes in substrate-supported functionalized graphene: A promising route to integrated, robust, and superior transistors
量子力学约束的石墨烯体系在场效应晶体管中具有广阔的应用前景。高稳定性、优越的性能和大规模集成是石墨烯晶体管实际应用面临的主要挑战。我们的adatom-graphene相互作用的理解结合在纳米纤维技术的最新进展表明，非常稳定和高质量的石墨烯纳米带可以集成在衬底支持的功能化（氢化或氟化）石墨烯使用电子束光刻。我们还提出，在晶体管中平行化一对石墨烯纳米带对于实际应用来说应该是优选的，这对于基于石墨烯纳米带的晶体管也是非常有用的。
2012-01-03 cond-mat.mes-hall cond-mat.mtrl-sci
Graphene Nanoribbon Field-Effect Transistors on Wafer-Scale Epitaxial Graphene on SiC substrates
我们报告了在大面积外延石墨烯上实现的~10 nm宽的顶栅石墨烯纳米晶体管场效应晶体管（GNRFFET），其具有~0.14 eV的带隙开口。与先前观察到的GNRs的无序输运和严重的边缘粗糙度效应相反，这里给出的实验结果清楚地表明，在精心制作的GNRFEFET中的输运机制在室温下是常规的带输运，在低温下是带间隧穿。整个空间的温度，尺寸和几何形状依赖的传输特性和静电的GNRFESTs的解释由传统的电子发射和隧穿电流模型。我们结合实验和建模工作证明，精心制作的窄GNRs的行为作为传统的半导体，仍然是电子开关器件的潜在候选人。
2013-10-25 cond-mat.mes-hall
Cryogenic temperature dependence and hysteresis of surface-trap-induced gate leakage in GaN high-electron-mobility transistors
本研究系统研究了GaN HEMT表面陷阱诱导栅极漏电流的低温机制，发现220 K上下分别由Poole-Frenkel发射和陷阱辅助隧穿主导，并解释了迟滞方向反转现象。
2025-10-16 cond-mat.mes-hall physics.app-ph
Comment on "Performance of a spin based insulated gate field effect transistor" [cond-mat/0603260] [cond-mat/0603260]
在最近的电子印刷品[cond-mat/0603260]中，Hall和Flatte声称，他们已经分析的特定基于自旋的场效应晶体管（SPINFET）将具有比可比较的金属氧化物半导体场效应晶体管（MOSFET）更低的阈值电压、更低的开关能量和更低的漏电流。在这里，我们表明，所有三个索赔HF是无效的。
2006-04-23 cond-mat.mes-hall
Aluminum Single Electron Transistors with Islands Isolated from a Substrate
比较了传统平面结构和新型叠层结构单电子晶体管（静电计）的低频噪声系数。我们观察到的电荷噪声和晶体管岛的接触面积与位于同一芯片上的一组Al晶体管的电介质基板之间的相关性，并具有几乎相似的电参数。我们已经发现，接触面积越小，晶体管的噪声电平越低。f = 10 Hz时的最低噪声值为8* 10 E-6 e/sqrt（Hz）。在具有与衬底完全隔离的岛的堆叠晶体管中测量。我们的测量已经明确地表明，背景电荷波动的主要来源是与介电基板
1999-12-10 cond-mat.mes-hall cond-mat.str-el
Observation of reduced 1/f noise in Graphene field effect transistors on Boron Nitride substrates
我们已经研究了h-BN（放置在SiO2/Si上）上的单层石墨烯器件以及SiO2/Si上的单层石墨烯器件的低频（f）闪烁（也称为1/f）噪声。我们观察到，在h-BN上制造的器件与在SiO2/Si上制造的器件相比具有平均低一个数量级的噪声幅度。我们将这种噪声降低与h-BN中的杂质和陷阱位点的密度比SiO2中的低相关联。此外，与SiO2上的器件在狄拉克点处示出最小值的M形行为相反，h-BN上的器件的栅极电压相关噪声幅度在狄拉克点处示出宽的最大值，这与h-BN上的石墨烯的电荷不均匀性（水坑）降低一致。这项研究表明，使用h-BN作为衬底或电介质可以是一种简单有效的降噪技术，对石墨烯和其他纳米材料的电子应用有价值。
2015-08-11 cond-mat.mes-hall
Electron transport across a quantum wire in the presence of electron leakage to a substrate
我们研究了电子输运通过一个单原子线，这是隧道耦合到两个电极，也到下面的基板。该设置是由紧束缚哈密顿量建模，并可以实现与扫描隧道显微镜（STM）。导线的透射率由相应的格林函数得到。如果通过接触STM尖端扫描线，则作为尖端位置的函数的电导表现出振荡，其可以在增加线原子的数量时显著改变。我们的数值研究表明，电导强烈依赖于衬底电子是否是本地化的。作为另一个普遍存在的特征，我们观察到电荷振荡的形成。
2010-06-08 cond-mat.mes-hall
Reducing the Gate-Induced Drain-Leakage Current of Carbon-Nanotube Transistors by Subliming Dispersants with Back-End-of-Line Compatible Temperature
National Institute of Advanced Industrial Science and Technology (AIST)（产业技术综合研究所）
本研究开发了一种低于250°C的可升华分散剂清洗工艺，用于碳纳米管晶体管，在不损伤形貌和晶格的前提下，将栅致漏极泄漏电流降低约一个数量级，并改善导通电流、亚阈值摆幅和阈值电压变异性，为低功耗碳纳米管电子学提供了实用路线。
2026-09-15 cond-mat.mes-hall cond-mat.mtrl-sci
High Mobility Ambipolar MoS2 Field-Effect Transistors: Substrate and Dielectric Effects
我们在二氧化硅和聚甲基丙烯酸甲酯（PMMA）衬底上制作了二硫化钼场效应晶体管，并在四探针配置中测量了载流子迁移率。对于SiO2上的多层MoS 2，迁移率为30-60 cm 2/Vs，与厚度（15-90 nm）相对无关，并且大多数器件表现出单极n型行为。相比之下，PMMA上的多层MoS 2显示出随厚度增加的迁移率，在厚度约50 nm处高达470 cm 2/Vs（电子）和480 cm 2/Vs（空穴）。迁移率对厚度的依赖性指向在增加迁移率中的块状MoS 2的长程介电效应。
2012-12-27 cond-mat.mes-hall cond-mat.mtrl-sci
Designing power efficient transistors using narrow bandwidth materials from the MA2Z4 monolayer series
晶体管的亚阈值漏电流已经成为实现超低功耗晶体管的关键限制因素。漏电流主要由载流子的长热尾决定。我们提出了一个解决这个问题的方法，通过使用窄带宽半导体，通过过滤掉高能量载流子来限制电子泄漏电流。我们具体证明了这种解决方案在晶体管与横向限制单层MoSi 2N 4与不同的钝化作为沟道材料。值得注意的是，我们发现，所提出的窄带宽设备可以实现一个大的ON/OFF电流比与超低电源电压为0.1 V，即使是5 nm的栅极长度的设备。我们还表明，其他几种材料共享的窄带宽的导带和价带在同一系列的独特的电子特性。
2022-11-17 cond-mat.mes-hall cond-mat.mtrl-sci cond-mat.other
Extrinsic and Intrinsic Photoresponse in Monodisperse Carbon Nanotube Thin Film Transistors
光谱，时间分辨扫描光电流显微镜示出区分单分散半导体（99%）的单壁碳纳米管（SWCNTs）从衬底的外在的光响应的内在的光响应。近红外激发产生的持续正光电流是由于单壁碳纳米管中带间激发产生的自由载流子。对于较短的激发波长，由Si基板的吸收产生两种类型的光电流：瞬态正的光响应，确定为位移电流，和持久的负光电流，所产生的光电门的单壁碳纳米管薄膜。
2013-02-09 cond-mat.mes-hall
Thermodynamic Studies of \b{eta}-Ga2O3 Nanomembrane Field-Effect Transistors on a Sapphire Substrate
自热效应是大功率半导体器件的一个严重问题，它降低了电子迁移率和饱和速度，也影响了器件的可靠性。应用超快高分辨率热反射成像技术，观察到新型顶栅\b{eta} -Ga 2 O 3绝缘体场效应晶体管的直接自加热效应和表面温升现象。在这里，我们证明，通过利用更高的热导率的蓝宝石衬底，而不是SiO2/Si衬底，温度上升到室温以上的绝缘体场效应晶体管上的\b{eta} -Ga 2 O 3可以减少3倍，从而显着降低自热效应。热反射特性和模拟结果表明，蓝宝石衬底的热阻小于SiO2/Si衬底的1/3。因此，在蓝宝石衬底上实现了535 mA/mm的最大漏极电流密度，由于减少了自加热，该漏极电流密度比SiO2/Si衬底上的漏极电流密度高70%。将\b{eta} -Ga 2 O 3沟道集成在高导热率衬底上为解决\b{eta} -Ga 2 O 3的低导热率问题开辟了一条新途径。
2017-11-10 cond-mat.mes-hall cond-mat.mtrl-sci physics.app-ph
Simulation of Graphene Nanoribbon Field Effect Transistors
基于非平衡格林函数形式主义和紧束缚哈密顿量中具有开放边界条件的3D泊松和薛定谔方程的自洽解，提出了石墨烯纳米场效应晶体管（GNR-FET）的原子三维模拟。相对于碳纳米管FET，GNR-FET表现出相当的性能，降低了对沟道手性变化的敏感性，以及由于带到带隧穿引起的类似泄漏问题。可接受的晶体管性能需要1- 2nm的有效纳米晶宽度，这可以用周期性蚀刻图案或应力图案获得。
2008-01-07 cond-mat.mes-hall
A Compact Virtual-Source Model for Carbon Nanotube Field-Effect Transistors in the Sub-10-nm Regime - Part II Extrinsic Elements, Performance Assessment, and Design Optimization
我们提出了一个碳纳米管（CNT）场效应晶体管（CNFET）的数据校准的紧凑模型，包括接触电阻，直接源漏和带带隧穿电流。该模型捕获的尺寸缩放和性能退化的影响，由于寄生效应，并被用来研究CNFET的驱动电流和漏电流之间的权衡，根据CNT直径，CNT密度，接触长度，和栅极长度的目标接触栅极间距的选择。我们描述了一个共同的优化研究CNFET器件参数的缩放与物理洞察力的极限附近，并预计在5纳米技术节点的CNFET的性能与估计接触的栅极间距为31纳米。基于包括寄生电阻、电容和隧穿漏电流的分析，180 CNT/μm的CNT密度将使CNFET技术能够满足ITRS的驱动电流目标（1.33 mA/μm），这在现代实验能力范围内
2015-03-15 cond-mat.mes-hall
Trap assisted tunneling and its effect on subthreshold swing of tunnel field effect transistors
我们提供了一个详细的研究，在隧道场效应晶体管中的界面陷阱辅助隧穿（TAT）机制，以显示它如何有助于一个主要的漏电流路径之前，带到带隧穿（BTBT）启动。与修改后的Shockley-Read-Hall形式主义，我们表明，在室温下，声子辅助TAT电流总是占主导地位，并掩盖了陡峭的BTBT电流打开常见的陷阱密度。我们的结果适用于陷阱位于源-沟隧穿区之间的顶栅、双栅和全包围栅结构。由于TAT对电场具有很强的依赖性，因此通过增强局部电场来增加BTBT电流的任何努力也会增加漏电流。除非BTBT电流可以单独增加，否则计算表明，陷阱密度Dit必须与现有技术相比降低40-100倍，以便在室温下清楚地观察到陡峭的导通（对于III-V族材料）。我们发现，带边缘（Urbach尾）和表面陷阱密度的内在锐度的组合决定了阈下摆动。
2016-03-22 cond-mat.mes-hall
Graphene-like metallic-on-silicon field effect transistor
在这篇手稿中，我们提出了一个场效应晶体管的通道组成的二维电子气位于之间的界面金属Ni膜和p型Si（111）衬底。我们已经证明了二维电子气通道是由栅极电压调制。漏极电流对漏极电压的依赖性没有饱和区域，类似于基于石墨烯的场效应晶体管。然而，这种晶体管中的输运不是像石墨烯中那样的双极，而是单极。
2012-02-20 cond-mat.mes-hall
Computational study of exciton generation in suspended carbon nanotube transistors
碳纳米管晶体管（CNTF）的光发射由于其潜在的应用而引起了人们的广泛关注。在本文中，我们使用的玻尔兹曼输运方程的声子和激子散射的存在下的自洽的数值解，提出了一个详细的研究部分悬浮的CNTFET光发射器，这已经在最近的实验中讨论的操作。我们确定的CNTFET中的热载流子的能量分布，并在实验中报道，观察到本地化的激子附近的沟槽衬底结和发射强度的指数增加与线性增加的电流与栅极电压的产生。我们进一步提供了详细的见解设备的操作，并提出了有效的激子生成的优化方案;更深的沟槽提高了生成效率，使用高k衬底氧化物可能会导致更大的增强。
2008-05-02 cond-mat.mes-hall
Mobility Improvement and Temperature Dependence in MoSe2 Field-Effect Transistors on Parylene-C Substrate
我们报告低温扫描隧道显微镜表征的MoSe 2晶体，和MoSe 2场效应晶体管的制造和电学特性的SiO2和聚对二甲苯-C基板。我们发现，在Parylene-C衬底上的多层MoSe 2器件的室温迁移率（100 cm ~ 2 V ~（-1）s ~（-1）~ 160 cm ~ 2 V ~（-1）s ~（-1））接近于块状MoSe 2的迁移率，明显高于SiO2衬底上的迁移率（~50 cm ~ 2 V ~（-1）s ~（-1））。在这两种类型的基板上的室温迁移率几乎是厚度无关的。我们的变温输运测量揭示了特征电导率为e2/h的金属-绝缘体转变。从SiO2和聚对二甲苯-C上的金属区域提取的MoSe 2器件的迁移率随着温度降低至~ 100 K而增加至~ 500 cm 2 V-1 s-1，其中MoSe 2在SiO2上的迁移率增加得更快。尽管带电杂质的显著变化，如由强烈样品依赖的低温迁移率所指示的，但SiO2上的所有MoSe 2器件的迁移率在200 K以上收敛，这表明这些器件中的高温（> 200 K）迁移率几乎与带电杂质无关。我们的SiO2和聚对二甲苯-C基板的原子力显微镜研究进一步排除了表面粗糙度散射作为基板依赖的迁移率的主要原因。我们将所观察到的MoSe 2迁移率的衬底依赖性主要归因于源自SiO2衬底的表面极性光学声子散射，这在聚对二甲苯-C衬底上的MoSe 2器件中几乎不存在。
2014-04-14 cond-mat.mes-hall cond-mat.mtrl-sci
Self-aligned graphene field-effect transistors with polyethyleneimine doped source/drain access regions
我们报道了一种采用聚乙烯亚胺旋涂掺杂源极/漏极接入区制造自对准顶栅石墨烯场效应晶体管（GFET）的方法，与未掺杂器件相比，该方法导致接入电阻降低2倍，器件电特性改善2.5倍。Si/SiO $_2$衬底上的GFET具有高达6，300 cm $^2$ /Vs的高载流子迁移率。自对准旋涂掺杂适用于任意衬底上的GFET，如绝缘石英衬底上的GFET的性能提高3倍所证明的，其更适合于射频应用。
2012-11-06 cond-mat.mes-hall cond-mat.mtrl-sci
Parasitic Bipolar Leakage in III-V FETs: Impact of Substrate Architecture
实验和理论表明，具有中到高In含量的基于InGaAs的全包围栅（GAA）FET不适合用于低泄漏的先进CMOS节点。其主要原因是由寄生双极效应（PBE）引起的大泄漏损失，这在GAA架构中被认为特别难以补救。实验证据的PBE在In 70 Ga 30 As GAA FET的演示，随着PBE行为的模拟为基础的分析。PBE的影响进行了研究，通过模拟替代器件架构，如体FinFET和绝缘体上FinFET。PBE被发现是不可忽略的，在所有标准的InGaAs FET设计。实用PBE指标的介绍和PBE抑制基板架构的设计阐明。最后，它的结论是，GAA架构是不适合低泄漏InGaAs FET的体FinFET是更适合的角色。
2017-05-17 cond-mat.mes-hall physics.app-ph
Leakage of the Majorana quasiparticles in Rashba nanowire deposited on superconducting--normal substrate
最近的实验表明，在低维结构的末端实现马约拉纳准粒子的可能性。在这类系统中，自旋轨道耦合、超导性和磁场之间的相互作用导致拓扑非平凡相的Majorana束缚态的出现。在这里，我们研究的纳米线部分位于正常和超导的基础上，使用这种结构的微观模型和Bogoliubov-de ~Gennes技术。我们讨论了位于超导衬底上方的Majorana束缚态向正常材料上方泄漏的可能性。我们已经证明，这是可能的，只有一些特定的潜力，施加到正常的一部分。
2018-01-24 cond-mat.mes-hall cond-mat.mtrl-sci
Estimation and Compensation of Process Induced Variations in Nanoscale Tunnel Field Effect Transistors (TFETs) for Improved Reliability
隧道场效应晶体管（TFET）具有极低的漏电流，表现出优异的亚阈值摆幅，并且不易受短沟道效应的影响。然而，TFT确实面临某些特殊的挑战，特别是关于（i）沟道长度和（ii）硅薄膜和栅极氧化物的厚度的工艺引起的变化。本文首次研究了上述工艺变化对双栅隧道场效应晶体管（DGTFET）电特性的影响。利用二维器件模拟，我们提出了应变双栅隧道场效应晶体管（SDGTFET）与高k栅介质作为一种可能的解决方案，有效地补偿工艺引起的导通电流，阈值电压和亚阈值摆幅的变化，提高DGTFET的可靠性。
2010-10-18 cond-mat.mes-hall
Current Status of Graphene Transistors
本文综述了石墨烯晶体管作为硅CMOS技术的潜在补充的现状。石墨烯制造和计量方法的简短概述之后是宏观石墨烯场效应晶体管（FET）的介绍。的能量带隙的情况下示出的逻辑应用程序导致严重的缺点。在石墨烯FET中设计带隙的可能性包括石墨烯纳米带（GNRs）中的量子限制以及双层和多层石墨烯中的电或衬底诱导的不对称性。石墨烯FET显示出对模拟射频应用感兴趣。最后，石墨烯晶体管中的新型开关机制进行了简要介绍，可能会导致未来的存储设备。
2009-11-24 cond-mat.mes-hall
HFinFET: A Scalable, High Performance, Low Leakage Hybrid N-Channel FET
在这封信中，我们提出了一种新的晶体管，称为HFinFET，这是一个混合的HEMT和FinFET的设计和模拟研究，以获得优良的性能和良好的关态控制。其次是设计的描述，3D器件模拟已被执行，以预测器件的特性。该器件已对最先进的HEMT以及平面和非平面硅NMOSFET的可比栅极长度的数据，使用标准的基准测试技术进行了基准测试。
2010-03-27 cond-mat.mes-hall
Sensing Remote Bulk Defects Through Resistance Noise in a Large Area Graphene Field Effect Transistor
衬底在决定石墨烯场效应器件的输运和低频噪声行为中起着至关重要的作用。典型地，重掺杂Si/SiO $_2$衬底用于制造这些器件以用于有效的选通。接近石墨烯/衬底界面的俘获-去俘获过程是石墨烯通道中电阻波动的主要来源，而由于衬底本体内部的任何远程电荷波动而产生的库仑波动被重掺杂衬底有效地屏蔽。在这里，我们提出了在轻掺杂Si/SiO $_2$衬底（N $_A$ $\sim$ 10 $^{15}$ cm $^{-3}$）上制备的大面积CVD石墨烯场效应晶体管（FET）的电子输运和低频噪声特性。通过对不同温度下的输运、噪声和电容的系统表征，我们发现Si/SiO $_2$界面对石墨烯中的电荷输运有很大的影响，硅衬底内部的电荷波动都可以被石墨烯沟道感应到.该器件的电阻（R）对背栅电压（V $_{bg}$）的特性示出了在SiO $_2$ /Si界面处形成的耗尽区周围的驼峰，这通过电容（C）-电压（V）测量来确认。对这些制造的器件的低频噪声测量显示接近耗尽区的噪声幅度的峰值。这表明，由于在Si/SiO $_2$界面处不存在任何电荷层，屏蔽能力降低，因此，硅衬底内部的深能级库仑杂质的任何波动都可以通过迁移率波动作为石墨烯沟道中的电阻噪声被观察到。在同一衬底上的离子液体门控石墨烯上的噪声行为没有表现出这样的噪声峰，并且可以通过靠近石墨烯通道的界面捕获-去捕获过程来解释。
2022-10-18 cond-mat.mes-hall cond-mat.mtrl-sci
High-Frequency Properties of a Graphene Nanoribbon Field-Effect Transistor
我们提出了一个石墨烯纳米晶体管场效应晶体管（GNR-FET）的分析器件模型。所考虑的GNR-FET基于异质结构，该异质结构由覆盖在高导电衬底（背栅）和控制直流和交流源漏电流的顶栅之间的纳米带阵列组成。使用开发的模型，我们推导出明确的分析公式GNR-FET作为信号频率的函数，电子的碰撞频率，和顶栅长度。从弹道和强烈的碰撞电子输运的过渡被认为是。
2008-07-28 cond-mat.mes-hall
A Computational Study of Vertical Partial Gate Carbon Nanotube FETs
垂直部分栅极碳纳米管（CNT）场效应晶体管（FET），这是服从垂直CNT生长过程，并提供了一个平行的CNT阵列通道的潜力，模拟使用自洽原子的方法。我们表明，栅极和底部电极（电极之间的隔离所需的）之间的重叠是有利的晶体管操作，因为它抑制双极导电。栅极长度仅覆盖沟道长度的1/6的垂直CNTFET的最小漏电流比没有欠重叠的垂直CNTFET的最小漏电流小得多，同时保持相当的导通电流。通过使用适当的偏置方案，可以在单个部分栅极FET上实现具有平衡性能指标的n型和p型晶体管操作。即使与栅极欠重叠，它表明，增加CNT直径仍然导致导通电流和最小漏电流的同时增加。随着部分栅极，模拟晶体管的特点是大量的空气之间的沟道CNT和栅极绝缘体的表面，是由垂直CNT生长过程中造成的。归档此孔与高k绝缘体显示有可能降低导通电流，由于静电现象在源极沟道接触。
2007-12-23 cond-mat.mes-hall
Single-Electron Transistor in Strained Si/SiGe Heterostructures
使用分裂栅极技术在调制掺杂硅/硅锗异质结构的二维电子气中形成横向量子点。采用电子束光刻来产生分裂栅极。通过向这些栅极施加负电压，下面的电子气被耗尽并且形成横向量子点，其尺寸可以通过栅极电压来调节。我们观察到单电子操作与库仑阻塞行为低于1 K。栅极漏电流得到很好的控制，表明这种类型的应用肖特基栅极最近遇到的问题是不是调制掺杂的Si/SiGe异质结构的固有限制，如已推测。
2005-08-10 cond-mat.mes-hall
Performance of a spin-based insulated gate field effect transistor
限制自旋场效应晶体管的性能的基本物理性质进行比较，以普通（基于电荷）的场效应晶体管。这些自旋晶体管使用静态自旋选择性势垒和自旋弛豫的栅极控制，而不是升高和降低电流的势垒。晶体管作用的不同起源导致这些晶体管中功率耗散的不同尺寸依赖性，并允许足够小的基于自旋的晶体管在室温或更高温度下超过基于电荷的晶体管的性能。这包括较低的阈值电压、较小的栅极电容、减小的栅极开关能量和较小的源极-漏极泄漏电流。
2006-03-09 cond-mat.mes-hall cond-mat.mtrl-sci
In-Memory AM Demodulation Using an All-Silicon Independent-Dual-Gate Gain-Cell Memory with $<10^{-22}$ A Leakage Determined by Single-Electron Counting
Institute for Multidisciplinary Sciences, Yokohama National University（横滨国立大学多学科科学研究所）；Basic Research Laboratories, NTT Inc.（日本电信电话株式会社基础实验室）；Research Center for Integrated Quantum Electronics, Hokkaido University（北海道大学综合量子电子学研究中心）
本文提出一种全硅独立双栅增益单元存储器，泄漏电流低于10^-22 A，保持时间超1000秒，利用亚阈值非线性实现内存内AM解调，为超低功耗信号处理提供CMOS兼容平台。
2026-09-29 cond-mat.mes-hall physics.app-ph
Silicon-CMOS Compatible In-Situ CCVD Grown Graphene Transistors with Ultra-High On/Off-Current Ratio
通过催化化学气相沉积（CCVD），在氧化硅衬底上直接实现原位生长单层石墨烯场效应晶体管（MoLGFET）和双层石墨烯晶体管（BiLGFET），而不需要转移石墨烯层。原位生长的MoLGFET表现出预期的狄拉克点以及典型的低开/关电流比。相比之下，BiLGFET具有单极p型器件特性，具有高达1 E7的极高开/关电流比。完整的制造过程是硅CMOS兼容。这将允许在混合硅CMOS环境中简单且低成本地集成用于纳米电子应用的石墨烯器件。
2011-11-28 cond-mat.mes-hall
Tri-state Buffer: Magnetic Vortex Transistor Based Logic Devices
电子门的磁模拟在许多方面都是有利的。与半导体器件相比，磁逻辑器件没有电子泄漏，开关速度更快，更节能。最近，我们提出了一个磁涡旋晶体管和扇出器件的基础上仔细耦合的磁涡旋在孤立的纳米磁盘。在此，我们利用微磁学模拟的方法，展示了一种基于非对称涡旋晶体管的新型磁逻辑门。根据磁涡旋的两个主要特征（拓扑结构），手性和极性，网络可以表现得像一个三态缓冲器。将非对称磁涡旋晶体管作为一个单元，将两个这样的晶体管并联，另一个晶体管置于输出端，形成了逻辑门。由于反涡旋孤子在杂散磁场中的运动，输入晶体管中给定的磁能以巨大的放大率传递到输出晶体管。输出晶体管的能量损失和增益只能通过控制输入晶体管中中间涡旋的极性来控制。由于反涡旋孤子的非对称能量转移，我们在这个拓扑对称系统中成功地实现了扇入操作。可以形成具有两个晶体管的扇入的三态缓冲栅极。这种门可以作为逻辑电路的开关，对大规模涡旋网络的能量传输具有重要的技术意义。
2019-02-21 cond-mat.mes-hall
Theoretical Study of Phosphorene Tunneling Field Effect Transistors
本工作通过自洽原子量子输运模拟研究了基于磷烯的隧穿场效应晶体管的器件性能。Phosphorene是一种超薄的二维（2-D）材料，具有直接带隙，适用于TFT应用。我们的模拟结果表明，磷烯TFTs表现出低于60 mV/dec的亚阈值斜率（SS）和宽范围的导通电流取决于输运方向，由于磷烯的高度各向异性能带结构。通过与单层MoTe 2 TFR 4的基准测试，我们预测磷烯TFR 4在小有效质量方向上取向可以在相同的导通电流/截止电流比下产生比单层MoTe 2 TFR 4大得多的导通电流。还观察到，需要栅极下重叠结构来在小有效质量方向上按比例缩小磷烯TFm，以抑制源极到漏极的直接隧穿漏电流。
2015-02-14 cond-mat.mes-hall
High-Mobility Few-Layer Graphene Field Effect Transistors Fabricated on Epitaxial Ferroelectric Gate Oxides (Supplementary Information)
arXiv的补充信息：0810.4466：1。Pb（Zr_0.2Ti_0.8）O_3（PZT）薄膜的表征2.石墨烯剥离前的衬底制备。3. FLG的能带结构。4. PZT的介电常数测量。5. rho（V_g）和R_H（V_g）符合谱带重叠区。6.石墨烯中纵向声学声子的形变势。7. SiO_2栅FLG的电阻率和霍尔测量
2008-10-29 cond-mat.mes-hall
A Fitting Model for Asymmetric I-V Characteristics of Graphene Field-Effect Transistors for Extraction of Intrinsic Mobilities
建立了一个拟合模型，用于解释沟道掺杂的石墨烯场效应晶体管（G-FET）的I-V特性中的非对称双极性，该双极性起源于栅区和接入区之间结处的电子发射和带间隧穿.使用该模型，栅电压依赖的本征迁移率以及其他本征和非本征器件参数可以提取。我们将其应用于我们之前报道的具有生长在SiC衬底上的石墨烯沟道和SiN栅极电介质的顶栅G-FET，并且我们证明它可以很好地拟合其不对称I-V特性。
2016-02-29 cond-mat.mes-hall
On the Possibility of an Electronic-structure Modulation Transistor
我们提出了一种新的电子结构调制晶体管（EMT），它可能被用于后CMOS逻辑应用。该器件的原理是基于由栅极电压在沟道中的带隙或近带隙局域态的带宽调制。一个单带紧束缚方法结合非平衡格林函数的量子输运形式主义预测的IV特性。我们的目标是确认EMT是否具有自增益，以及它是否可以在低电源电压下克服2.3kT/decade热极限。导通电流取决于状态的带宽，并且受到单个带的电导量子的限制。关断电流由栅极泄漏和通过较高能带的隧穿设置，如果这些能带比局域态的能级高几eV，则预期关断电流很小。
2009-02-24 cond-mat.mes-hall
High-Mobility Few-Layer Graphene Field Effect Transistors Fabricated on Epitaxial Ferroelectric Gate Oxides
用Pb（Zr0.2Ti0.8）O3（PZT）单晶外延层代替SiO2衬底后，少层石墨烯（FLG）场效应晶体管的载流子迁移率μ提高了10倍。在FLG的纯电子区，当n = 2.4x10^12/cm^2时，μ在300 K时达到7x10^4 cm^2/Vs，是由纵向声学（LA）声子设定的本征极限的70%;在低温时增加到1.4x10^5 cm^2/Vs。随温度变化的电阻率ρ（T）揭示了LA声子散射的清晰特征，产生变形势D = 7.8+/-0.5 eV。
2008-10-24 cond-mat.mes-hall
Transfer-free Grown Bilayer Graphene Transistors for Digital Applications
我们发明了一种在氧化硅晶片上制造石墨烯晶体管的新方法，而无需转移石墨烯层。通过催化化学气相沉积（CCVD），直接在氧化硅衬底上实现原位生长的双层石墨烯晶体管（BiLGFET），其中堆叠的石墨烯层的数量由所选择的CCVD工艺参数（例如温度和气体混合物）确定。BiLGFET在室温下表现出107的超高开/关电流比，超过先前报道的值几个数量级。这将首次允许在混合硅CMOS环境中简单且低成本地集成用于数字纳米电子应用的石墨烯器件。
2012-05-31 cond-mat.mes-hall
Ionic liquid gating of InAs nanowire-based field effect transistors
我们报告的操作的场效应晶体管的基础上，一个单一的InAs纳米线门控的离子液体。液体选通产生非常有效的载波调制，其具有比具有SiO2 /Si++衬底的标准背选通大三十倍的λ值。由于这种宽调制，我们展示了纳米线中从半导体到类金属行为的受控演变。这项工作提供了第一个系统的研究离子液体门控在电子设备的基础上个人III-V族半导体纳米线：我们认为这种架构开辟了道路，以广泛的基础和应用研究从相变到生物电子学。
2018-10-23 cond-mat.mes-hall
Mechanism for current saturation and energy dissipation in graphene transistors
从仔细和详细的理论和实验研究相结合，我们证明，玻尔兹曼理论，包括所有的散射机制给出了一个很好的帐户，没有可调参数，高电场运输单以及双氧化物石墨烯晶体管。我们进一步明确地表明，从基板和superstrate表面光学（SO）声子的散射在很宽的实验相关参数范围内的高场传输和散热。完全忽略SO声子或以简单的唯象方式处理它们的模型是不够的。我们概述了在石墨烯器件中实现更高电流和完全饱和的可能策略。
2010-05-08 cond-mat.mes-hall
Top-gated graphene field-effect-transistors formed by decomposition of SiC
在热分解的半绝缘4 H-SiC衬底上制作了顶栅少层石墨烯场效应晶体管。物理气相沉积的SiO2被用作栅极电介质。通过高分辨率扫描隧道显微镜观察到的具有正确晶格矢量的碳原子的二维六边形排列证实了在SiC衬底顶部形成多个石墨烯层。n型和p型跃迁的观察进一步证实了狄拉克费米子在石墨烯层中独特的输运性质。在这些制造的石墨烯FET上测得的电子和空穴迁移率分别高达5400 cm 2/Vs和4400 cm 2/Vs，这比常规SiC或硅的相应值大得多。
2008-02-27 cond-mat.mes-hall cond-mat.mtrl-sci
The Nature of Electronic States in Atomically Thin MoS2 Field-Effect Transistors
我们目前的低温电输运实验在五个场效应晶体管器件组成的单层，双层和三层二硫化钼薄膜，机械剥离到Si/SiO2衬底。我们的实验表明，在所有的薄膜中的电子态是本地化以及在实验可访问的范围内的栅极电压的室温。这体现在二维（2D）的可变范围跳跃（VRH）在高温下，而低于\sim 30 K的电导率显示振荡结构的栅极电压所产生的共振隧穿在本地化的网站。从VRH的相关能（T0）和电导率的栅电压依赖性，我们认为来自衬底中的陷阱电荷的库仑势是MoS 2场效应器件中无序的主要来源，这也导致载流子局域化。
2012-03-26 cond-mat.dis-nn cond-mat.mes-hall
Substrate-Mediated Persistent Photodoping in WSe2/hBN Field-Effect Transistors Enabled by Defect States in SiO2
Chungnam National University（忠南国立大学）；National Institute for Materials Science（国立材料研究所）；Tohoku University（东北大学）
研究多层 WSe2 场效应晶体管中紫外光致光掺杂，通过波长测量及去除 SiO2 层等方法，发现 Sio2 缺陷态是光掺杂关键，其作为电荷库利于电荷转移与载流子捕获。
2026-07-07 cond-mat.mes-hall cond-mat.mtrl-sci physics.app-ph
Current-voltage characteristics of a graphene nanoribbon field-effect transistor
我们提出了一个分析器件模型的场效应晶体管的基础上的异质结构，其中包括一个阵列的纳米带之间的高导电基板（背栅）和控制源极-漏极电流的顶栅包覆。石墨烯纳米晶体管场效应晶体管（GNR-FET）的模型方程在弱非局域近似下包含泊松方程。使用这个模型，我们发现明确的解析公式的空间分布的电势沿沟道和GNR-FET的电流-电压特性（源极-漏极电流的依赖关系上的漏极电压，以及背栅和顶栅电压）为不同的几何参数的设备。结果表明，顶栅的缩短可以导致GNR-FET的电流-电压特性的实质性修改。
2008-01-10 cond-mat.mes-hall
Relating Hysteresis and Electrochemistry in Graphene Field Effect Transistors
石墨烯基场效应晶体管（FET）的滞后和通常观察到的p掺杂已经在过去几年的报告中讨论。然而，实验工作的解释不同;滞后现象出现背后的机制以及石墨烯与其环境之间的电荷转移的作用尚未澄清。我们分析了石墨烯FET在潮湿环境中的电化学和电子性能之间的关系，从石墨烯电阻的标准背栅依赖性中提取。我们认为，石墨烯基场效应晶体管在常规的二氧化硅衬底上表现出的行为，对应于电化学诱导的滞后在环境条件下，可以引起的电荷捕获机制与石墨烯的敏感性，以当地的pH值。
2011-10-07 cond-mat.mes-hall
Doping-less Tunnel Field Effect Transistor: Design and Investigation
利用校准的模拟，我们报告了一个详细的研究，无掺杂的隧道场效应晶体管（TFET）的本征硅薄膜上使用电荷等离子体的概念。在不需要任何掺杂的情况下，通过为源极和漏极金属电极选择适当的功函数，使用电荷等离子体概念来形成源极和漏极区域。我们的研究结果表明，无掺杂TFET的性能类似于相应的掺杂TFET。预期无掺杂TFET不存在与随机掺杂剂波动相关联的问题。此外，无掺杂TFET的制造不需要高温掺杂/退火工艺，因此，减少了热预算，从而打开了在通过晶片级外延转移形成的玻璃上单晶硅衬底上制造TFET的可能性。
2013-09-25 cond-mat.mes-hall
