An Implementation of a Dual-Processor System on FPGA
本文提出并实现了一种基于FPGA的紧耦合双处理器平台，采用Nios II 32位软核架构，优化资源利用并研究缓存设计等问题，通过对比单双处理器配置及行业标准CPU平台验证了其性能。
2023-05-21 cs.AR
Optimization Techniques to Improve Inference Performance of a Forward Propagating Neural Network on an FPGA
本文描述了一个优化的前向分类神经网络，它已经事先训练的实现。所描述的实现突出了使用Python脚本来生成Verilog硬件实现的新颖方法。该实现的特点包括优化缩放输入数据，使用选定的adjuster代替乘法函数，硬件友好的激活函数和简化的输出选择。将详细介绍英特尔i7与Xilinx FPGA上的软件实现之间的28x28像素“手写”识别NN的推理性能比较。
2020-12-15 cs.AR
High Level Synthesis Implementation of a Three-dimensional Systolic Array Architecture for Matrix Multiplications on Intel Stratix 10 FPGAs
在本文中，我们考虑HLS实现的三维脉动阵列架构的矩阵乘法，目标的英特尔Stratix 10 FPGA的特定特性，以产生的设计，实现高浮点吞吐量使用大多数的DSP在高频率的方式，避免拥塞的路由结构。所研究的三维脉动阵列架构能够产生硬件设计，使用99%的可用DSP的最大频率，让我们实现3 TFLOPS以上的性能。
2021-10-17 cs.AR
FPGA Implementation of High Speed Baugh-Wooley Multiplier using Decomposition Logic
Baugh-Wooley算法是用于在数字信号处理应用中执行乘法的众所周知的迭代算法。在Baugh-Wooley算法中使用分解逻辑，提高了速度，减少了关键路线延迟。本文利用分解逻辑和Baugh-Wooley算法设计并实现了一个高速乘法器。并与布斯乘数进行了比较。提出了基于FPGA的体系结构，并在Xilinx 12.3器件上实现了设计.
2015-09-11 cs.AR
Optimized Implementation of Neuromorphic HATS Algorithm on FPGA
本文首次提出神经形态HATS算法在FPGA上的优化硬件实现，用于ATIS的基于事件物体分类，通过设计并行性实现2.94 Mevts/s处理速度和3.3ms延迟，并较软件实现提升约32倍能效。
2023-09-12 cs.AR
A Novel Architecture of Area Efficient FFT Algorithm for FPGA Implementation
大量样本的快速傅里叶变换（FFT）需要大量的现场可编程门阵列（FPGA）硬件资源，其面积和功耗都比较大。在本文中，我们提出了一个面积有效的FFT处理器的结构，重复使用蝶形元件多次。FFT处理器采用VHDL语言进行了仿真，并在Virtex-6 FPGA上进行了验证。所提出的架构优于传统架构的$N$点FFT处理器的面积方面，这是减少了一个因素的$log_N 2$，在处理时间可以忽略不计的增加。
2015-02-25 cs.AR
Content Addressable Parallel Processors on a FPGA
在这篇简短的文章中，我们报告了使用FPGA实现内容可寻址并行处理器。虽然内容可寻址存储器已经在FPGA中实现，但据我们所知，这是Caxton C的第一个FPGA实现。Foster对并行处理的看法，特别是并行写入以及输出值组合的概念，这在更典型的CAM实现中通常是缺失的，例如为网络路由设计的CAM实现。由此产生的CAPP是访问主机通过USB/USB接口，使用一个简单的串行协议，是使用基于Python的驱动程序演示。
2021-06-23 cs.AR
Design and Implementation of Washing Machine HUD Using FPGAs
本研究针对数字设计教育中理论与实践衔接的需求，基于Xilinx Spartan-3E FPGA开发板设计实现洗衣机控制器硬件仿真，核心为通过VGA接口输出实时状态与程序选择信息的图形化HUD，为FPGA教学提供实践案例。
2025-06-12 cs.AR
Fault Detection for RC4 Algorithm and its Implementation on FPGA Platform
在密码算法的硬件实现中，即使该算法在数学上是安全的，也可以通过创建范围以引入受控错误位来实现秘密信息的泄漏。该技术对于嵌入在灵巧卡中的密码处理器是非常有效的。本文设计了几种RC 4算法的故障检测结构，并在Virtex5（ML505，LX110t）FPGA板上实现。结果表明，所提出的架构可以处理大多数的故障，而不会损失吞吐量消耗边际额外的硬件和电源。
2014-01-13 cs.AR
Implementation of Digital Circuits on Three-Dimensional FPGAs Using Simulated Annealing
本文提出基于模拟退火算法和改进Pathfinder算法的完整CAD流程，用于在三维FPGA上实现任意逻辑电路，并通过实验验证其在电路速度、通道宽度和面积方面的性能优势。
2023-04-15 cs.AR
FPGA Based Design And Implementation of Neural Network Compensators for Nanocrystalline MEMS Pressure Sensor
Bengal Engineering & Science University（孟加拉工程技术大学）
该研究设计并在FPGA上实现神经网络补偿器，补偿纳米晶MEMS压力传感器的非线性与温度误差，构建的智能传感器系统可用于高速精确的生物医学压力测量。
2026-10-13 cs.AR
Generic and Universal Parallel Matrix Summation with a Flexible Compression Goal for Xilinx FPGAs
位矩阵压缩是计算机运算中的一种高度相关的操作。本质上是一个多操作数加法，它是快速乘法和许多高级运算（如乘法-累加、点积计算或FIR滤波器实现）背后的关键运算。压缩器实现一直在不断发展，以提高效率，无论是在一般情况下，还是在具体应用或特定的实现技术的背景下。本文是建立在这一历史，并描述了一个通用的实现Xilinx FPGA的位矩阵压缩器，它不需要一个生成器工具。它有助于面向FPGA的基本并行位计数器的评估指标，系统的分析和部分分解以前提出的计数器和一个完全实现的建设启发式与灵活的压缩目标相匹配的设备的能力。通用实现不知道输入矩阵的纵横比，并且可以用于乘法，就像它可以用于单列人口计数操作一样。
2018-06-21 cs.AR
Efficient implementation of GALS systems over commercial synchronous FPGAs: a new approach
提出的新的愿景是为了克服逻辑开销的问题，以前的作品展示时，应用GALS技术的可编程逻辑器件。所提出的新视图依赖于用于数据传输和时钟生成任务的基于2阶段捆绑数据奇偶校验的协议。所引入的用于智能实时延迟选择的方法的能力允许实现用于电磁干扰缓解和设备环境变化适应的各种新方法。
2008-02-23 cs.AR
Design and implementation of real time AES-128 on real time operating system for multiple FPGA communication
安全性是数据通信系统中最重要的组成部分，密钥的随机性增加了密码算法的复杂性和安全性。因此，在最近的日期，这些算法正在补偿与巨大的存储空间和大量的硬件平台上的执行时间。现场可编程门阵列（FPGA）由于其可重构性、低价格和快速上市等优点，成为硬件平台的主要选择之一。在基于FPGA的嵌入式系统中，我们可以使用嵌入式处理器来执行特定的算法，并包含一个实时的操作系统（RTOS），其中线程可以减少资源利用率和时间消耗。该方法将运行时的进程划分为不同的小任务，由调度器执行，以满足实时操作系统的实时的截止时间。在Xilkernel实时操作系统Xilinx Spartan- 3E（XC 3S 500 E-FG 320）上，设计并实现了一个128位的高级加密标准（AES）对称密钥加密和解密算法，并通过了测试，优化了系统的执行速度和硬件利用率。
2012-05-10 cs.AR
Adaptive FPGA NoC-based Architecture for Multispectral Image Correlation
基于片上网络（Network-on-Chip，NoC）方法的自适应FPGA结构被用于多光谱图像相关。该架构必须包含几个距离算法，这取决于光谱图像的特性和认证的精度。对距离算法的分析是基于算法的复杂度、结果精度、执行时间和实现的适应性。本文在一个光谱数据库上对这些距离计算算法进行了比较。讨论了RGB算法的实现结果。
2009-01-26 cs.AR
LUTstructions: Fast-Reconfigurable FPGA-Based Instructions
School of Electronics and Computer Science, University of Southampton（南安普顿大学电子与计算机科学学院）
本文提出LUTstruction架构，通过FPGA实现可重构指令，实现低延迟和宽范围重构，支持从主存加载指令实现流，无需显著频率开销。
2026-10-21 cs.AR
Online Learning Extreme Learning Machine with Low-Complexity Predictive Plasticity Rule and FPGA Implementation
University of Strathclyde（斯特拉斯克莱德大学）
本文提出了一种基于低复杂度预测可塑性规则的极简学习机，通过FPGA实现显著降低计算复杂度并提升边缘设备的能效。
2025-12-25 cs.AR
Implementation and Analysis of Thermometer Encoding in DWN FPGA Accelerators
Fulda University of Applied Sciences（富尔达应用科学大学）
本文提出了一种包含显式温度编码的DWN硬件生成器，通过实验表明温度编码显著增加LUT使用量，凸显了在DWN加速器中进行编码意识设计的重要性。
2025-12-17 cs.AR
An Area Efficient 2D Fourier Transform Architecture for FPGA Implementation
二维傅里叶变换在医学图像处理、数字全息、相关模式识别、混合数字光学处理、光计算等图像处理中有着重要的应用。二维空间傅里叶变换涉及大量的图像样本，需要大量的现场可编程门阵列（FPGA）硬件资源。在本文中，我们提出了一种面积有效的二维FFT处理器的结构，重复使用的蝶形单元多次。这是通过使用控制单元来实现的，该控制单元将N/2个蝶形单元的先前计算的数据发送回其自身{log_2（N）-1}次。利用RAM控制器实现各功能块之间数据流的同步，用VHDL语言对二维FFT处理器进行了仿真，并在Virtex-6 FPGA上进行了验证。所提出的方法在面积方面优于传统的N × N点2D FFT，所述面积减少了log_N（2）的因子，而计算时间的增加可以忽略不计。
2018-10-16 cs.AR
High-Performance Data Mapping for BNNs on PCM-based Integrated Photonics
针对深度神经网络硬件实现的高延迟高成本问题，提出适配存内计算架构的BNN数据映射TacitMap，及基于oPCM、结合波分复用的加速器EinsteinBarrier，大幅提升执行速度且控制能耗。
2024-01-31 cs.AR cs.ET
Towards Power Efficient DNN Accelerator Design on Reconfigurable Platform
现场可编程门阵列（FPGA）的指数级出现加速了深度神经网络（DNN）硬件实现的研究。在所有DNN处理器中，特定领域的架构，例如Google的张量处理器单元（TPU），已经超过了传统的GPU。然而，在可重构硬件中实现TPU应该强调节能以满足绿色计算的要求。电压缩放是一种流行的节能方法，在FPGA中可能有点关键，因为如果不以适当的方式进行，它可能会导致时序故障。在这项工作中，我们提出了一个超低功耗FPGA实现的TPU边缘应用。我们将TPU的收缩阵列划分为不同的FPGA分区，其中每个分区使用不同的近阈值（NTC）偏置电压来运行其FPGA内核。每个分区的偏置电压粗略计算所提出的静态计划。然而，偏置电压的进一步校准是通过所提出的运行时间方案来完成的。基于乘法累加器（MAC）不同设计路径的最小松弛值的四种聚类算法研究了FPGA的划分。为了克服由NTC引起的定时故障，具有较高最小松弛的MAC被放置在较低电压分区中，并且具有较低最小松弛路径的MAC被放置在较高电压分区中。该架构在商业平台Vivado和学术平台VTR中进行了仿真，Vivado采用Xilinx Artix-7 FPGA，VTR采用22 nm、45 nm、130 nm FPGA。仿真结果证实了电压缩放TPU在FPGA中的实现，也证明了其功率效率。
2022-02-14 cs.AR
Combined Integer and Floating Point Multiplication Architecture(CIFM) for FPGAs and Its Reversible Logic Implementation
提出了一种基于FPGA的整数浮点乘法器（CIFM）的设计思想。作者建议用小型4x4位乘法器设计的专用24x24乘法器替换FPGA中现有的18x18专用乘法器。还建议对于每个设计有4x 4位乘法器的专用24 x 24位乘法器块，应提供四个冗余4x 4乘法器，以增强自修复性（从故障中恢复）。在所提出的CIFM中，还提供了在运行时间的可重构性，从而导致低功率。提供专用24 × 24位乘法器的主要动机来源于单精度的浮点乘法器需要24 × 24位整数乘法器用于尾数乘法的事实。一个可重新配置的，可自我修复的24x24位乘法器（用4x4位乘法模块实现）将理想地满足这一目的，使FPGA更适合整数以及浮点运算。本文还提出了一种专用的4 × 4位乘法器。此外，近年来，可逆逻辑已经成为一种有前途的技术，其在低功耗CMOS、量子计算、纳米技术和光计算中具有应用。没有可逆逻辑就不可能实现量子计算。因此，本文还提供了所提出的CIFM的可逆逻辑实现。本文设计和提出的可逆CIFM将成为完全可逆FPGA的基础。
2006-10-14 cs.AR
FPGA Based Implementation of Distributed Minority and Majority Voting Based Redundancy for Mission and Safety-Critical Applications
在任务和安全关键应用中使用的电子电路和系统通常在设计中采用冗余，以克服任意故障或故障并保证正确操作。在这种情况下，分布式的基于少数和多数表决的冗余（DMMR）方案通过显著地最小化它们的重量和设计成本以及它们的设计度量，同时提供类似程度的容错，形成了对用于实现任务和安全关键电路和系统的常规N模块冗余（NMR）方案的有效替代。本文介绍了第一个基于FPGA的实施例DMMR电路，并比较它与对应的NMR电路的面积占用率和关键路线延迟的基础上，即面积延迟产品（ADP）。示例性DMMR电路和对应的NMR电路能够适应2、3和4功能模块的故障或失效状态。对于物理合成，两个商业Xilinx FPGA，即Spartan 3E和Virtex 5对应于90 nm和65 nm CMOS工艺，以及两个耐辐射和军用级Xilinx FPGA，即QPro Virtex 2和QPro Virtex E对应于150 nm和180 nm CMOS工艺，被认为是NMR和DMMR电路实现，采用4 × 4阵列乘法器作为代表性的功能模块。为了实现2个功能模块的容错，DMMR和NMR方案在所有4个FPGA上提供接近相似的平均ADP。但是，在实现3个功能模块的容错的同时，DMMR功能与NMR相比平均将ADP降低了44.5%，并且在实现4个功能模块的容错时，DMMR报告与所考虑的所有4个FPGA相比平均将ADP降低了56.5%。
2016-11-29 cs.AR
Efficient reconfigurable regions management method for adaptive and dynamic FPGA based systems
基于现场可编程门阵列（FPGA）结构的自适应系统可以从动态部分重构（DPR）提供的高度灵活性中受益。通过使用这种技术，硬件任务可以根据系统要求按需加载和重新加载。在本文中，我们建议使用动态和自适应实现的视频剪切检测应用程序的基础上，MPEG-7的颜色结构描述符（CSD）的DPR。在拟议的实施方案中，对不同的情景进行了测试。根据应用和系统要求，CSD模块可以在任何时间以可变的模块大小（对应于CSD的不同版本）被加载，并且被分配在不同的可能的可重配置区域中。这样的实施需要许多问题，有关的通信，搬迁和可重构的区域管理。我们将演示如何通过使用适当的设计方法成功实现此功能。该方法的提出是为了支持基于DPR FPGA的自适应系统中可变大小硬件任务的管理。它允许有效地处理可重构区域，并重新定位在不同的可能区域中的可重构模块。所考虑的应用程序的实施结果显示了重要的优化配置时间（直到66%）和内存存储（直到87%）和有效的硬件资源利用率（直到90%）。
2018-03-08 cs.AR
Gate-Level Static Approximate Adders
本文比较和分析了适合FPGA和ASIC实现的静态近似加法器。我们考虑了许多静态近似加法器，并评估其性能相对于数字图像处理应用程序使用标准的品质因数，如峰值信噪比和结构相似性指数度量。我们提供了近似加法器的误差度量，以及对应于FPGA和ASIC类型实现的精确和近似加法器的设计度量。对于FPGA实现，我们考虑了Xilinx Artix-7 FPGA，对于ASIC类型实现，我们考虑了32-28 nm CMOS标准数字单元库。虽然从这项工作的推论可以作为一个有用的参考，以确定一个最佳的静态近似加法器的实际应用，特别是，我们发现近似加法器HOAANED，HERLOA和M-HERLOA是优选的。
2021-12-17 cs.AR
Implementation of Fast and Power Efficient SEC-DAEC and SEC-DAEC-TAEC Codecs on FPGA
本文针对辐射引起的多单元翻转问题，在FPGA上实现了快速低功耗的SEC-DAEC与SEC-DAEC-TAEC存储器纠错编解码器，结果表明改进设计在保持面积相当的同时降低了延迟和功耗。
2023-07-30 cs.AR
smallNet: Implementation of a convolutional layer in tiny FPGAs
Universidad Nacional de San Martı́n（圣马丁国立大学）
本文提出纯 Verilog 手写、无 IP 核的 smallNet 卷积层架构，可在低成本 FPGA 等器件部署，并在 Cora Z7 上验证其低功耗、实时嵌入式应用可行性。
2025-09-29 cs.AR
FPGA Implementation of Minimum Mean Brightness Error Bi-Histogram Equalization
National Institute of Technology Delhi（德里国家理工学院）；University of Wisconsin-Madison（威斯康星大学麦迪逊分校）
直方图均衡化是一种常用的对比度增强方法。通常，平均亮度在直方图均衡中不守恒。最初，提出了双直方图均衡（BBHE）来增强对比度，同时保持平均亮度。然而，当平均亮度是主要关注点时，最小平均亮度误差双直方图均衡化（MMBEBHE）是最好的技术。直方图均衡化在FPGA上有几种实现，但据我们所知，MMBEBHE以前没有在FPGA上实现过。因此，我们提出了一种MMBEBHE在FPGA上的实现。
2020-02-12 cs.AR cs.CV eess.IV
FPGA Based Implementation of Deep Neural Networks Using On-chip Memory Only
深度神经网络（DNN）需要非常大量的计算和权重存储，因此非常期望使用专用硬件的高效实现。在这项工作中，我们开发了一个基于FPGA的定点DNN系统，只使用片上存储器，不访问外部DRAM。所开发的系统的执行时间和能耗进行比较与基于GPU的实现。由于FPGA存储器容量有限，该算法仅使用3位权值，并采用基于训练的定点权值优化。使用Xilinx XC7Z045的实现进行了测试的MNIST手写数字识别基准和TIMIT语料库上的音素识别任务。所获得的速度约为基于GPU的实现的四分之一，并且比基于PC的实现好得多。全速运行时的功耗小于5瓦，与基于GPU的系统相比，效率更高。
2016-08-29 cs.AR cs.NE
LUXOR: An FPGA Logic Cell Architecture for Efficient Compressor Tree Implementations
我们提出了两个层次的修改FPGA逻辑单元架构，以提供各种性能和利用率的好处，只有很小的面积开销。在第一层中，我们用一个6输入“异”门来增强现有的商业逻辑单元数据路径，以提高每个元素的表达能力，同时保持向后兼容性。这种新架构与供应商无关，我们将其称为LUXOR。我们还考虑了对Xilinx和Intel FPGA的供应商特定修改的第二层，我们分别将其称为X-LUXOR+和I-LUXOR+。我们证明，压缩机树合成使用广义并行计数器（GPC）的进一步改善所提出的修改。在65 nm工艺节点上使用Intel自适应逻辑模块和Xilinx芯片进行比较研究，结果表明，LUXOR和LUXOR+的硅面积开销分别小于0.5%和5-6%，而延迟增量分别为1-6%和3-9%。我们证明，LUXOR可以提供一个平均减少13-19%的逻辑利用率从各种领域的微基准测试。BNN基准受益最大，平均减少37-47%的逻辑利用率，这是由于我们提出的LUXOR+逻辑单元上的XnorPopcount操作的高效映射。
2020-03-06 cs.AR cs.DC
An efficient FPGA implementation of MRI image filtering and tumor characterization using Xilinx system generator
PSG College of Technology（PSG理工学院）
本文提出了一种使用Xilinx System Generator（XSG）进行各种图像滤波算法和肿瘤表征的高效架构。该架构通过结合MATLAB、Simulink和XSG的图形用户界面提供了一种替代方案，并探讨了与硬件实现有关的重要方面。在SPARTAN-3E入门套件（XC 3S 500 E-FG 320）中实现的这种架构的性能超过了类似或更高资源架构的性能。该架构将目标设备上的可用资源减少了50%。
2012-01-12 cs.AR cs.CV
FPGA Implementation of ECG feature extraction using Time domain analysis
采用Xilinx公司的Virtex-6 FPGA开发了一个心电图（ECG）特征提取系统。在时域上，采用Pan-Tompkins算法进行QRS波检测，然后用特征提取模块提取ECG特征。整个系统可用于检测心律失常。在Virtex-6（XC 6VLX 240-T）设备上实现了完整的算法，并在Modelsim和simulink环境下进行了硬件联合仿真测试。软件生成的ECG信号来自MIT-BIH心律失常数据库[1]。记录了实现设计的内存和时间复杂度，并进行了特征提取。我们取得了令人满意的结果，这主要是由于并行实施。因此，利用硬件实现准确的心律失常检测是一种可行的方法.
2018-02-08 cs.AR eess.SP
FPGA Implementation of the CAR Model of the Cochlea
人类听觉系统的前端，耳蜗，将来自外界的声音信号转换成沿着听觉通路传输的神经脉冲，以进行进一步处理。耳蜗以非线性的主动方式感知和分离声音，表现出显着的灵敏度和频率辨别力。尽管已经提出并实现了耳蜗的几种电子模型，但是这些模型都不能再现耳蜗的所有特性，包括大动态范围、大增益和在低声级下的尖锐调谐以及在强声级下的低增益和宽调谐。在这里，我们在FPGA上实现了耳蜗的级联非对称谐振器（CAR）模型。CAR表示具有快速作用压缩的非对称谐振器级联（CAR-FAC）耳蜗模型中的基底膜滤波器。CAR-FAC是基于听觉滤波的极零滤波器级联模型的听觉神经形态模型。它使用了非常适合FPGA实现的传统数字滤波器级的简单非线性扩展，因此我们能够在Virtex-6 FPGA上实现多达1224个耳蜗部分，以实时的处理声音数据。这里描述的电子耳蜗的FPGA实现可以用作各种机器听力应用的前端声音分析器。
2015-03-02 cs.AR cs.NE
An Energy-Efficient Reconfigurable Autoencoder Implementation on FPGA
Drexel University（德雷塞尔大学）
自动编码器是无监督的神经网络，用于处理和压缩输入数据，然后将数据重建回原始数据大小。这允许自动编码器用于不同的处理应用，例如数据压缩、图像分类、图像降噪和图像着色。像现场可编程门阵列（FPGA）这样的硬件可重新配置的架构由于其灵活性、性能和功率效率的独特组合而被用于加速来自多个域的计算。在本文中，我们研究了不同的自动编码器，并在FPGA和基于GPU的实现中使用卷积自动编码器来处理有噪声的静态MNIST图像。我们比较了FPGA和基于GPU的实现所取得的不同结果，然后讨论了每种实现的优缺点。实验结果表明，该加速器在100 MHz时的吞吐量为21.12 Giga-Operations Per Second（GOP/s），片内功耗为5.93 W.与现成的设备和最近的国家的最先进的实现的比较结果表明，所提出的加速器具有明显的优势，在能源效率和设计的灵活性。我们还讨论了未来的工作，可以使用我们提出的加速器。
2023-01-17 cs.AR cs.LG
A reduced-precision streaming SpMV architecture for Personalized PageRank on FPGA
稀疏矩阵向量乘法通常用于许多数据分析工作负载中，其中低延迟和高吞吐量比精确的数值收敛更有价值。FPGA提供快速的执行时间，同时通过降低精度的定点运算提供对结果精度的精确控制。在这项工作中，我们提出了一种新的流实现坐标格式（COO）稀疏矩阵向量乘法，并研究其有效性时，应用于个性化PageRank算法，在电子商务网站和社交网络的推荐系统的一个常见的构建块。我们的实现在8个不同数据集上实现了高达6倍的参考浮点FPGA架构和最先进的多线程CPU实现，同时保持了结果的数值保真度，并达到了比CPU实现高42倍的能效。
2020-09-22 cs.AR cs.DC
HALF: Holistic Auto Machine Learning for FPGAs
University of Kaiserslautern（凯泽斯劳滕大学）；Fraunhofer ITWM（弗劳恩霍夫工业数学研究所）
深度神经网络（DNN）能够解决与嵌入式系统相关的领域中的复杂问题，例如图像和自然语言处理。为了针对给定的成本标准（例如，能量效率）在特定的FPGA平台上有效地实现DNN，从拓扑结构到最终的硬件实现，必须考虑大量的设计参数。必须考虑并有效探索不同设计层之间的相互依赖性，这使得手动找到优化解决方案变得几乎不可能。自动化、整体化的设计方法可以显著提高DNN在FPGA上的实现质量。为此，我们提出了一个跨层的设计空间探索方法。它包括从DNN的硬件感知拓扑搜索开始到给定FPGA平台的最终优化实现的优化。该方法在我们的FPGA整体自动机器学习（HALF）框架中实现，该框架结合了进化搜索算法，各种优化步骤和可参数化硬件DNN模块库。HALF可在目标FPGA平台上针对各种应用自动执行探索过程和优化解决方案的实施。我们在心律失常检测的医疗用例中展示了HALF的性能，分别用于三种不同的设计目标，即低功耗、低功耗和高吞吐量。我们的FPGA实现在吞吐量和能耗方面都优于Nvidia Jetson平台上的TensorRT优化模型。
2021-10-20 cs.AR cs.LG
Pipeline Stage Resolved Timing Characterization of FPGA and ASIC Implementations of a RISC V Processor
Evolution Optiks R&D Inc.（进化光电子研发公司）
本文研究了RISC V处理器在FPGA和ASIC上的流水线阶段解析定时特性，揭示了两种实现中定时机制的根本差异，并提出设计改进以实现可预测的定时闭合。
2025-12-17 cs.AR eess.SP
Logic Shrinkage: Learned FPGA Netlist Sparsity for Efficient Neural Network Inference
Imperial College London（帝国理工学院）；Cornell University（康奈尔大学）
使用原生LUT作为独立可训练推理算子的FPGA特定DNN架构已被证明可以实现有利的面积精度和能量精度权衡。这一领域的第一个工作是LUTNet，它在标准DNN基准测试中表现出了最先进的性能。在本文中，我们提出了这种基于LUT的拓扑结构的学习优化，从而比直接使用现成的手工设计的网络效率更高。这类架构的现有实现需要手动指定每个LUT的输入数量K。选择适当的K先验是具有挑战性的，并且即使在高粒度下（例如，每层）这样做也是一个耗时且容易出错的过程，这使得FPGA的空间灵活性未得到充分利用。此外，先前的工作看到LUT输入随机连接，这不能保证网络拓扑的良好选择。为了解决这些问题，我们提出了逻辑收缩，一个细粒度的网表修剪方法，使K自动学习的每一个LUT在一个神经网络的FPGA推理为目标。通过去除确定为低重要性的LUT输入，我们的方法提高了所得加速器的效率。我们的GPU友好型LUT输入去除解决方案能够在训练期间处理大型拓扑，速度可以忽略不计。通过逻辑收缩，我们将CNV网络分类CIFAR-10的最佳LUTNet实现的面积和能效分别提高了1.54倍和1.31倍，同时匹配其准确性。这种实现也达到了同样准确，严重修剪BNN的面积效率的2.71倍。在采用Bi-Real Net架构的ImageNet上，采用逻辑收缩导致合成后面积比LUTNet减少2.67倍，从而实现了以前在当今最大的FPGA上不可能实现的实现。
2022-01-02 cs.AR cs.LG
FPGA Implementation of Stair Matrix based Massive MIMO Detection
基于近似矩阵求逆的方法被广泛用于线性大规模多输入多输出（MIMO）接收符号向量检测。这样的检测器通常利用大规模MIMO系统的对角占优信道矩阵。利用阶梯矩阵代替对角矩阵可以提高大规模MIMO检测器的误码性能。提出了一种基于阶梯矩阵的迭代检测算法的超大规模集成（VLSI）结构和现场可编程门阵列（FPGA）实现。该架构支持具有128个天线的基站、具有单个天线的8个用户和256个正交幅度调制（QAM）。基于阶梯矩阵的检测器可以提供142.34 Mbps的数据率，并在Xilinx Virtex-7 FPGA中达到258 MHz的时钟频率。该检测器提供了优越的误码率性能和更高的缩放吞吐量比大多数当代大规模MIMO检测器。
2020-10-29 cs.AR cs.IT math.IT
To Spike or Not to Spike? A Quantitative Comparison of SNN and CNN FPGA Implementations
Friedrich-Alexander-Universität Erlangen-Nürnberg (FAU)（埃尔朗根-纽伦堡弗里德里希-亚历山大大学（FAU））
本文定量比较SNN与CNN在FPGA上的实现，提出脉冲事件队列编码和存储器组织技术提升能效，发现小规模基准SNN优势不明显，复杂基准趋势逆转。
2023-06-22 cs.AI cs.AR
A Survey of Spiking Neural Network Accelerator on FPGA
本文综述了FPGA上脉冲神经网络加速器的最新进展，涵盖神经元模型、网络结构、编码格式及硬件设计方案，并通过应用实例分析实际加速潜力与未来趋势。
2023-07-08 cs.AR cs.NE
High-Performance Parallel Implementation of Genetic Algorithm on FPGA
Federal University of Rio Grande do Norte (UFRN)（北里奥格兰德联邦大学）
遗传算法（GAs）用于解决搜索和优化问题，其中可以使用具有概率和非确定性转换的迭代过程来找到最优解。然而，根据问题的性质，由于遗传算法的计算复杂性，在顺序机器中找到解决方案所需的时间可能很高。提出了一种基于现场可编程门阵列（FPGA）的遗传算法并行实现方法。优化系统的处理时间是该项目的主要目标。与处理时间和面积占用（在FPGA上）为各种人口规模的结果进行了分析。关于GA响应的两个变量函数的优化的准确性的研究也进行了评估的硬件实现。然而，本文提出的高性能实现能够通过对硬件架构的一些调整来处理更多的变量。
2018-06-20 cs.AI cs.AR cs.DC
Memory-Efficient FPGA Implementation of Stochastic Simulated Annealing
本文提出了一种内存高效的FPGA实现方法，用于加速随机模拟退火算法的收敛速度，同时保持高质量的优化解。
2026-01-25 cs.AR cs.LG
FPGN: Redefining Ultra-Fast Programmable Gate-based Neural Acceleration with Differentiable LUTs
HKUST（香港科技大学）；ETH Zurich（苏黎世联邦理工学院）；HKUST (GZ)（香港科技大学（广州））
研究旨在实现DNN纳秒级推理延迟，针对传统FPGA加速器局限，提出FPGN框架。通过硬件对齐可微公式、结构化拓扑和延迟驱动编译器，弥合差距。实验表明其相比其他加速器延迟降低205倍，LUT效率高30倍，且推理精度有竞争力。
2026-09-17 cs.AR cs.LG
Hardware-Efficient FPGA Implementation of Sigmoid Function Using Mixed-Radix Hyperbolic Rotation CORDIC
Pandit Deendayal Energy University, Gujarat, India（潘迪·德恩迪亚尔能源大学，古吉拉特邦，印度）
本文提出了一种基于混合基数双曲旋转CORDIC架构的FPGA实现Sigmoid函数方法，通过将输入范围归一化并利用双曲正切函数的数学关系，提高收敛性并减少硬件开销。
2026-04-26 cs.AI cs.AR
The implementation of a Deep Recurrent Neural Network Language Model on a Xilinx FPGA
最近，FPGA越来越多地应用于诸如语音识别、机器学习和云计算（如微软使用的Bing搜索引擎）等问题。这是由于FPGA具有强大的并行计算能力以及与通用处理器相比的低功耗。然而，这些应用主要集中在大规模的FPGA集群，具有执行大量矩阵或卷积运算的极端处理能力，但不适合便携式或移动应用。本文以单FPGA平台为研究对象，探索FPGA在这些领域的应用。在本项目中，我们设计了一个深度循环神经网络（DRNN）语言模型（LM），并在一个基于XILINX ZYNQ SOC XC7Z020 1CLG400 C的PYNQ板上实现了一个具有AXI Stream接口的硬件加速器。PYNQ不仅具有丰富的可编程逻辑资源，而且具有灵活的嵌入式操作系统，非常适合应用于自然语言处理领域。我们使用Python和Theano设计了DRNN语言模型，在CPU平台上对模型进行训练，并将模型部署到PYNQ板上，使用Pyroyter Notebook对模型进行验证。同时，利用PYNQ上的硬件库Overlay设计了硬件加速器，并在PYNQ板上验证了加速效果。最后，我们发现DRNN语言模型可以顺利地部署在嵌入式系统上，并且具有AXI流接口的Overlay加速器的处理吞吐量为20 GOPS，与参考文献30和参考文献31中的工作相比，分别构成了70.5倍和2.75倍的速度提升。
2017-11-16 cs.AR cs.NE
FPGA Implementation of OTFS Modulation for 6G Communication Systems
本文针对6G高动态信道下OFDM性能退化问题，提出OTFS调制的FPGA实现，并在Zynq UltraScale+ RFSoC上给出功耗、面积和时序分析，填补了实时硬件实现空白。
2023-10-14 cs.AR cs.SY eess.SY
REQ-YOLO: A Resource-Aware, Efficient Quantization Framework for Object Detection on FPGAs
Peking University（北京大学）；Northeastern University（东北大学）；Peng Cheng Laboratory（鹏城实验室）
深度神经网络（DNN）作为目标检测的基础，将在未来完全自主的自主系统开发中发挥关键作用。自治系统具有在功率受限系统上实时、节能地实现DNN的特殊要求。两个研究重点致力于DNN推理阶段的性能和能效增强。第一个是模型压缩技术，而第二个是高效的硬件实现。最近的工作，如二进制神经网络（BNN）和XNOR-Net的极低位CNN取代了传统的浮点运算与二进制位操作，显着降低了内存带宽和存储要求。然而，它遭受不可忽略的精度损失和未充分利用的FPGA的数字信号处理（DSP）块。为了克服这些局限性，本文提出了REQ-YOLO，一个资源感知的，系统的权重量化框架的目标检测，同时考虑算法和硬件资源方面的目标检测。我们采用块循环矩阵的方法，并提出了一个异构的权重量化使用交替方向乘法（ADMM），一种有效的优化技术一般，非凸优化问题。为了在FPGA上实现实时、高效的实现，我们给出了CONV层块循环矩阵的详细硬件实现，并开发了一种高效的处理单元（PE）结构，该结构支持异构权重量化、CONV流水线和流水线技术、设计优化以及基于模板的自动综合框架，以最佳地利用硬件资源。实验结果表明，我们提出的REQ-YOLO框架可以显着压缩YOLO模型，同时引入非常小的精度下降。
2019-09-29 cs.AR cs.CV cs.LG
Implémentation Efficiente de Fonctions de Convolution sur FPGA à l'Aide de Blocs Paramétrables et d'Approximations Polynomiales
Laboratoire Hubert Curien, UMR 5516, CNRS, IOGS, Univ. J. Monnet（于贝尔·居里实验室，UMR 5516，法国国家科学研究中心，光学研究生院，让·莫内大学）；ST Microelectronics（意法半导体）
针对 FPGA 部署 CNN 的资源优化难题，本文提出可配置卷积模块库及资源利用率预测建模框架，并验证其可适应硬件约束、准确预测资源消耗。
2025-10-03 cs.AI cs.AR cs.NE
High-Level FPGA Accelerator Design for Structured-Mesh-Based Explicit Numerical Solvers
本文提出了一种工作流程，用于合成接近最佳的FPGA实现的结构网格为基础的模板应用显式求解器。它利用应用程序类的关键特性、计算通信模式和FPGA的架构功能，加速高性能计算领域的求解器。该工作流程的主要新功能包括：（1）将标准的最先进技术与大量高增益优化（如优化和空间分块/平铺）相结合，以提高实际工作负载的吞吐量;（2）开发和使用预测分析模型，以探索设计空间、资源估计和性能。在Xilinx Alveo U280 FPGA上使用设计工作流程实现了三个代表性应用，表现出接近最佳的性能和超过85%的预测模型准确度。将这些应用程序与现代HPC级GPU（Nvidia V100）上相同应用程序的同等高度优化实现进行比较，分析解决方案的时间、带宽和能耗。性能结果表明，FPGA实现的运行时性能与V100 GPU相当，与基于GPU的最佳性能解决方案相比，FPGA上合成的最大非平凡应用程序的能耗节省超过2倍。我们的调查显示，在获得高性能的当前一代FPGA相比，传统架构的相当大的挑战。我们讨论了一个给定的模板代码的决定因素是服从FPGA实现，提供洞察的可行性和盈利能力的设计和由此产生的性能。
2021-01-07 cs.AR cs.DC cs.PF
FPGA Implementation of High Speed Reconfigurable Filter Bank for Multi-standard Wireless Communication Receivers
在下一代无线通信系统中，无线收发机需要能够处理多种通信标准的宽带输入信号，这种多标准无线通信接收机（MWCR）需要滤波器组从宽带输入频谱中提取所需信号并将其带到基带，以进行进一步的信号处理任务，如频谱感知、调制分类、解调等。相反，任何无线接收机、调制滤波器组（例如离散傅立叶变换滤波器组（DFTFB））由于其优点（例如较低的面积、延迟和功率要求）而优选。为了支持多标准操作，将DFTFB与系数抽取方法相结合，提出了可重构DFTFB（RDFTFB）。本文提出了一种在Virtex-7现场可编程门阵列（FPGA）上实现RDFTFB的高效高速方法，该方法通过减小时钟寄存器之间的关键路线延迟，显著提高了RDFTFB的最高工作频率。从数值上看，该实现方案使RDFTFB的最大时钟频率提高了89.7%，动态功耗降低了18.5%。
2016-09-15 cs.AR cs.IT math.IT
LEAPER: Fast and Accurate FPGA-based System Performance Prediction via Transfer Learning
ETH Zürich（苏黎世联邦理工学院）；IBM Research Europe Zurich（IBM欧洲苏黎世研究院）；Eindhoven University of Technology（埃因霍温理工大学）
机器学习最近获得了牵引力，作为克服FPGA上缓慢的加速器生成和实现过程的一种方式。它可用于构建性能和资源使用模型，从而实现快速的早期设计空间探索。首先，训练需要大量的数据（从设计综合和实现工具中提取的特征），由于加速器设计和实现过程耗时，这是成本效率低下的。其次，针对特定环境训练的模型无法预测新的未知环境的性能或资源使用情况。在云系统中，租用数据汇集平台来构建ML模型可以显著增加系统的总拥有成本（TCO）。第三，使用有限数量的样本训练的基于ML的模型容易过拟合。为了克服这些限制，我们提出了LEAPER，一个基于迁移学习的方法，用于预测基于FPGA的系统的性能和资源使用。LEAPER的核心思想是将针对低端边缘环境训练的基于ML的性能和资源使用模型转移到新的高端云环境，为加速器实施提供快速准确的预测。实验结果表明，LEAPER（1）在六个工作负载和五个FPGA上，当我们使用我们的转移模型在云环境中进行预测时，平均准确率为85%，并且（2）将FPGA上加速器实现的设计空间探索时间减少了10倍，从几天到几个小时。
2022-10-02 cs.AI cs.AR cs.LG
Unsupervised ANN-Based Equalizer and Its Trainable FPGA Implementation
RPTU Kaiserslautern-Landau（凯泽斯劳滕-兰道莱茵兰-普法尔茨工业大学）；Karlsruhe Institute of Technology（卡尔斯鲁厄理工学院）
提出一种基于ANN的无监督均衡器及可训练FPGA实现，通过定制损失函数适应信道变化逼近有监督基线，且FPGA吞吐量达Gbit/s量级，大幅超越高性能GPU。
2023-07-28 cs.AR cs.DC cs.LG
Gen-TAS: A Generative AI-Aided Hardware-Software Task Allocation Framework for FPGA-GPP Heterogeneous Systems
Gen-TAS是一种知识增强LLM框架，结合任务图分析与RAG技术，为FPGA-GPP异构系统生成用户特定的可解释任务分配策略，在CNN、SDR工作负载实验中实现稳定的需求驱动分配，延迟导向场景下获显著加速。
2026-08-31 cs.AI cs.AR cs.HC
