Cyclic Sequence Generators as Program Counters for High-Speed FPGA-based Processors
本文比较了传统基2程序计数器和基于反馈移位寄存器（FSR）的循环序列发生器程序计数器的性能。FSR计数器具有与位宽$N$的恒定时间缩放，而基于FPGA的基数2计数器由于进位链而通常具有$O(N)$时间复杂度。程序计数器的性能是衡量的独立计数器电路的合成，以及合成的三个基于FPGA的处理器设计修改，将FSR程序计数器。混合计数器，结合FSR和基数-2计数器，作为一个解决方案的FSR程序计数器的潜在的缓存一致性问题。结果表明，高速处理器设计受益于FSR程序计数器，允许更高的工作频率和更少的逻辑资源的使用。
2019-08-26 cs.AR
X-Volt: Joint Tuning of Driver Strengths and Supply Voltages Against Power Side-Channel Attacks
电源侧信道（PSC）攻击是对高级加密标准（AES）加密核心等敏感硬件的众所周知的威胁。考虑到电源电压（VCC）对功率分布的显著影响，已经提出了基于VCC调谐的各种对策以及其他防御策略。然而，电池的驱动强度在很大程度上被忽视了，尽管它对功率分布也有直接和重大的影响。这是第一次，我们深入探讨了联合调整驱动程序的强度和VCC的前景，作为PSC攻击对策的新的工作原理。为此，我们采取了以下步骤：1）我们开发了一个简单的电路级调优方案; 2）我们实现了一个CAD流程，用于ASIC的设计时评估，使安全评估的IC流片之前; 3）我们实现了一个相关功率分析（CPA）框架，全面和比较的安全分析; 4）我们进行了广泛的实验研究的常规AES设计，实现在ASIC以及FPGA结构，在各种调整方案; 5）我们总结了安全和有效的联合调整的设计准则。在我们的实验中，我们观察到，运行时调整比静态调整更有效，ASIC和FPGA实现。对于后者，AES核心呈现为>11.8x（即，至少11.8倍）的弹性。布局开销可以被认为是可接受的，例如，对于FPGA中最具弹性的调整场景，关键路径延迟约为+10%。我们将发布我们的方法的源代码，以及来自实验研究的工件，经过同行评审。
2022-11-15 cs.AR cs.CR
An Area-Efficient FPGA Overlay using DSP Block based Time-multiplexed Functional Units
粗粒度覆盖架构通过提供快速编译和类似软件的可编程性来提高FPGA设计效率。由于每个计算内核操作需要一个功能单元，面向吞吐量的空间可配置覆盖通常遭受面积开销。因此，这些覆盖通常具有有限的大小，仅支持相对较小的计算内核，同时消耗相当大的FPGA资源。本文探讨了在内核操作之间共享功能单元以减少面积开销的可能性。我们提出了一个线性互连阵列的时间复用FU作为覆盖架构，减少指令存储和互连资源的要求，它使用了一个完全流水线，架构感知FU设计支持快速上下文切换时间。结果表明，减少高达85%的FPGA资源需求相比，现有的吞吐量为导向的覆盖架构，与工作频率接近的FPGA器件的理论极限。
2016-06-21 cs.AR
LUTstructions: Fast-Reconfigurable FPGA-Based Instructions
School of Electronics and Computer Science, University of Southampton（南安普顿大学电子与计算机科学学院）
本文提出LUTstruction架构，通过FPGA实现可重构指令，实现低延迟和宽范围重构，支持从主存加载指令实现流，无需显著频率开销。
2026-10-21 cs.AR
Efficient and Lightweight In-memory Computing Architecture for Hardware Security
提出基于忆阻器的AES存内计算架构，通过4位状态元件、流水线设计和FPGA验证，在功耗与吞吐量上取得显著优势，以增强无人车辆硬件安全。
2022-05-24 cs.AR cs.CR
High speed fault tolerant secure communication for muon chamber using fpga based gbt emulator
压缩重子物质（CBM）实验是位于达姆施塔特的GSI反质子和离子研究设施（FAIR）的一部分。CBM实验将利用核-核碰撞研究高度压缩的核物质。该实验将研究固定靶几何中的重离子碰撞，并将能够测量强子、电子和μ子。CBM需要精确的时间同步、紧凑的硬件、辐射耐受性、自触发的前端电子设备、有效的数据聚合方案和处理高数据率（高达几TB/s）的能力。作为在印度实现MUCH读出链的一部分，我们尝试在印度实现基于FPGA的GBTx仿真器。GBTx是一种耐辐射ASIC，可用于实现高能物理（HEP）实验的多用途高速双向光链路，由CERN开发。GBTx将用于高辐射地区，更容易受到多比特错误的影响。为了减轻这种影响，而不是单比特纠错RS码，我们使用了两个比特纠错（15，7）BCH码。这将增加冗余，这反过来又增加了编码数据的可靠性。因此，编码后的数据将不太容易受到辐射噪声的影响。数据将通过通信通道通过多个节点从探测器传输到PC。为了使数据通信安全，在信道编码之后使用高级加密标准（AES -对称密钥加密）和RSA（非对称密钥加密）。
2015-05-18 cs.AR
Exploiting temporal parallelism for LSTM Autoencoder acceleration on FPGA
本文提出一种基于FPGA的数据流架构，通过时间并行性实现多层LSTM-AE的并发处理，实验显示在CPU和GPU上具有显著的加速效果和能效提升。
2026-03-14 cs.AR cs.LG
A VM-HDL Co-Simulation Framework for Systems with PCIe-Connected FPGAs
Stony Brook University（石溪大学）
针对PCIe连接FPGA系统中软硬件联合开发与调试周期长、信息不足的问题，提出了VM-HDL协同仿真框架，可运行与物理系统一致的设计并提供完全可视性与更短的调试迭代周期。
2025-01-19 cs.AI cs.AR cs.DC
Studying the Degradation of Propagation Delay on FPGAs at the European XFEL
针对高可靠系统中商用FPGA的硬件老化问题，本文通过对欧洲XFEL中298块自然老化FPGA的实测研究，明确辐射剂量与退化的相关性，并验证了用机器学习模型基于环境与历史数据估算器件开关频率的可行性。
2024-07-09 cs.AR
From Patterns to Parsers: Automatic Generation of Efficient Hardware Parsers for FPGAs
Meta Platforms, Inc.（Meta平台公司）；Department of Electrical and Computer Engineering, University of Waterloo（滑铁卢大学电气与计算机工程系）
该研究提出开源工具，从高级规范自动生成高效硬件解析器。利用PIR解耦前端与后端，扩展模式匹配。通过以太网和网络入侵检测流程演示，生成的解析器在频率和资源利用上表现出色，为多样应用实现高性能、资源高效的硬件解析器。
2026-07-20 cs.AR
The Tiny Median Filter: A Small Size, Flexible Arbitrary Percentile Finder Scheme Suitable for FPGA Implementation
提出一种低资源、高灵活性的 Tiny Median Filter，可在 FPGA 上实现任意百分位数及最大/最小值查找，支持不规则窗口并保持高主频与规则流水时序。
2024-12-03 cs.AR
Towards Runtime Customizable Trusted Execution Environment on FPGA-SoC
本文针对FPGA-SoC可信执行环境缺乏安全运行时定制的问题，提出RCTEE框架，通过新增CrloadIP、CexecIP和CremoAT三个组件实现IP核的动态加载、安全执行及远程可信验证。
2023-09-13 cs.AR cs.CR
Crypto-RV: High-Efficiency FPGA-Based RISC-V Cryptographic Co-Processor for IoT Security
Nara Institute of Science and Technology（奈良先端科学技术大学院大学）；University of Information Technology（信息工程大学）；Vietnam National University（越南国立大学）；Le Quy Don Technical University（黎贵敦技术大学）
Crypto-RV是一种基于FPGA的RISC-V加密协处理器，通过统一支持多种加密算法，实现高效、低功耗的物联网安全加密处理。
2026-02-04 cs.AR cs.CR
Security Risks Due to Data Persistence in Cloud FPGA Platforms
本文针对云FPGA平台中DRAM数据残留的安全风险，研究OCT测试床中Alveo U280节点的DRAM数据持久性，发现用户登出后DDR4 DRAM未自动清零，后续用户17分钟后仍可获取数据，对多租户云FPGA系统安全具有重要警示意义。
2024-08-19 cs.AR cs.CR cs.DC
A Time-Multiplexed Spiking Neural Network Accelerator with Pipelined Readout for FPGA Inference
AGH University of Science and Technology（AGH科技大学）
本文设计实现了带流水线读出的SNN加速器，在FPGA上针对MNIST分类优化，提升了工作频率与能效，为实时神经形态边缘推理提供了资源高效方案。
2026-08-04 cs.AR
PUFBind: PUF-Enabled Lightweight Program Binary Authentication for FPGA-based Embedded Systems
针对FPGA嵌入式系统中软件被篡改导致安全风险的问题，提出基于PUF的轻量级软硬件协同认证方案PUFBind，绑定程序与特定FPGA，裸机运行无需修改原有设计，经原型验证资源开销低且平台无关。
2025-01-14 cs.AR cs.CR
FPGA Impementation of Erasure-Only Reed Solomon Decoders for Hybrid-ARQ Systems
本文提出了使用里德所罗门码作为前向纠错（FEC）单元的混合自动重传请求（ARQ）方法。已经呈现了具有高符号长度（例如GF（2^32））的这种仅擦除RS解码器的参数和灵活的FPGA实现细节。该设计是基于GF（2 m）乘法器逻辑核心工作在一个单一的时钟周期，其中的资源利用率和吞吐量都是直接成正比的这些核心的数量。对于固定的实现方式，吞吐量随着要校正的擦除的数量而反向减小。在Zynq 7020 SoC设备中实现能够用单个乘法器校正64个擦除的示例GF（2^32）-RS解码器导致1641-LUT和188-FF实现15 Mbps，而具有8个乘法器的设计导致6128-LUT和628-FF实现100 Mbps。
2016-03-30 cs.AR cs.IT math.IT
EPOCH: Enabling Preemption Operation for Context Saving in Heterogeneous FPGA Systems
North Carolina State University（北卡罗来纳州立大学）
EPOCH是首个实现多租户云FPGA任务状态无缝保存与恢复的框架，通过细粒度捕获FPGA核心元件状态，实现任务中断与恢复，提升异构FPGA系统的效率与可靠性。
2025-05-06 cs.AR cs.DC
Area and Throughput Trade-Offs in the Design of Pipelined Discrete Wavelet Transform Architectures
JPEG 2000标准将离散小波变换（DWT）定义为图像域的线性空间到频率变换，其不可逆压缩。这种不可逆离散小波变换是通过使用9/7 Daubechies系数的FIR滤波器或从9/7 Daubechies系数分解系数的提升方案来实现的。这项工作调查之间的权衡面积，功率和数据吞吐量（或工作频率）的离散小波变换的几种实现方式，使用提升计划在各种流水线设计。本文展示了五种不同的架构的综合和FPGA模拟的结果。它的结论是，与非流水线运营商的描述提供了最好的面积功率工作频率的权衡。这些描述需要增加大约40%的硬件，以将最大工作频率提高到100%，并将功耗降低到50%以下。从行为开始，HDL描述提供了最佳的面积-功率-工作频率权衡，与相同功率要求的结构描述相比，硬件成本和最大工作频率提高了约30%。
2007-10-25 cs.AR
PACT: Post-route Agentic Checkpoint Tuning for FPGA Timing Closure
College of Integrated Circuits and Micro-Nano Electronics Fudan University（复旦大学集成电路与微纳电子学院）
本文提出PACT框架，用于Vivado设计检查点的后路由调优，在35个UltraScale+检查点上将F_max几何平均提升22.30%，速度较DATuner快6.4倍，令牌成本仅0.16美元/ DCP。
2026-08-27 cs.AR
Real-Time Waveform Matching with a Digitizer at 10 GS/s
侧信道分析（SCA）需要检测侧信道信号中发生的特定时间帧的密码操作（CO）。在实验室条件下，完全控制被测设备（DuT），可以使用专用触发信号来指示CO的开始和结束。对于真实世界的场景，已经建立了波形匹配技术，该技术将侧信道信号与CO模式的模板进行实时的比较，以检测侧信道中的CO。最先进的方法在现场可编程门阵列（FPGA）上实现。然而，当前的波形匹配设计顺序地处理来自模数转换器（ADC）的样本，并且由于FPGA的有限时钟速度而只能以低采样率工作。这使得在以GHz范围内的时钟速度工作的现代DUT上应用现有技术变得越来越困难。在本文中，我们提出了一种并行波形匹配架构，能够在快速ADC的速度进行波形匹配。我们在一个高端的基于FPGA的数字化仪实现所提出的架构，并将其应用于检测AES CO从边通道的单板计算机工作在1 GHz。我们的实现允许以10 GS/s的速度进行高精度的波形匹配，因此与我们已知的最快的最先进的实现相比，速度提高了50倍。
2022-06-21 cs.AR cs.CR
Neighbors From Hell: Voltage Attacks Against Deep Learning Accelerators on Multi-Tenant FPGAs
University of Toronto（多伦多大学）；Vector Institute（向量研究所）
现场可编程门阵列（FPGA）由于其灵活性和能源效率而成为无数数据中心应用的广泛使用的加速器。在这些应用中，FPGA在加速低延迟实时深度学习（DL）推理方面表现出了良好的效果，这正在成为许多最终用户应用不可或缺的组件。随着可由多个用户共享的虚拟化云FPGA的新兴研究方向，基于FPGA的DL加速器的安全性方面需要仔细考虑。在这项工作中，我们评估了DL加速器在多租户FPGA场景中对基于电压的完整性攻击的安全性。我们首先证明了这种攻击的可行性，在一个国家的最先进的Stratix 10卡使用不同的攻击者电路，在逻辑上和物理上隔离在一个单独的攻击者的角色，并且不能被标记为恶意电路由传统的比特流检查器。我们表明，积极的时钟门控，一种有效的节能技术，也可以是一个潜在的安全威胁，在现代FPGA。然后，我们对以受害者角色运行ImageNet分类的DL加速器进行攻击，以评估DL模型对对手引起的时序故障的固有弹性。我们发现，即使使用最强的攻击者电路，DL加速器的预测精度不会受到影响时，在其安全的工作频率运行。此外，我们可以通过对DL加速器进行超频来实现1.18- 1.31倍的推理性能，而不会影响其预测精度。
2022-07-08 cs.AR cs.CR cs.LG
PiDRAM: A Holistic End-to-end FPGA-based Framework for Processing-in-DRAM
PiDRAM是首个支持真实PuM技术系统集成与评估的端到端FPGA框架，在RISC-V系统上实现DRAM内复制、初始化及真随机数生成，分别提升性能12.6倍和14.6倍。
2023-09-04 cs.AR
Workload-Aware Opportunistic Energy Efficiency in Multi-FPGA Platforms
具有高计算和可扩展性需求的大数据应用的持续增长导致了云计算的日益普及。因此，优化云资源的性能和功耗对于降低数据中心的成本至关重要。近年来，多FPGA平台作为低成本但高性能的解决方案，特别是作为加速引擎，在数据中心获得了广泛的关注，这要归功于它们提供的高度并行性。尽管如此，数据中心工作负载的大小在服务期间会发生变化，导致计算资源严重利用不足，同时消耗大量电力，这成为数据中心效率低下的关键因素，无论底层硬件结构如何。在本文中，我们提出了一个有效的框架来节流多FPGA平台的功耗动态缩放的电压和频率在运行时根据预测，并调整工作负载水平，同时保持所需的服务质量（QoS）。这与仅按比例缩放（即，功率门控）计算节点或频率。所提出的框架仔细利用了一个预表征库的延迟电压，和功率电压的FPGA资源，我们表明是必不可少的，以获得有效的工作点，由于不同的灵敏度的资源w.r.t.电压缩放，特别是考虑到驻留在这些器件中的多个电源轨。我们通过实现最先进的深度神经网络加速器进行的评估显示，平均功耗降低4.0倍，所提出的框架超过了以前的工作33.6%（高达83%）。
2019-10-29 cs.AR cs.PF
RapidStream IR: Infrastructure for FPGA High-Level Physical Synthesis
提出RapidStream IR这一FPGA高层次物理综合基础设施，通过灵活的中间表示支持任意层级流水线、多源设计集成、跨平台移植与扩展，将大语言模型等混合源设计频率提升7%至62%。
2024-10-16 cs.AR cs.DC
FPGA Implementation of High Speed Reconfigurable Filter Bank for Multi-standard Wireless Communication Receivers
在下一代无线通信系统中，无线收发机需要能够处理多种通信标准的宽带输入信号，这种多标准无线通信接收机（MWCR）需要滤波器组从宽带输入频谱中提取所需信号并将其带到基带，以进行进一步的信号处理任务，如频谱感知、调制分类、解调等。相反，任何无线接收机、调制滤波器组（例如离散傅立叶变换滤波器组（DFTFB））由于其优点（例如较低的面积、延迟和功率要求）而优选。为了支持多标准操作，将DFTFB与系数抽取方法相结合，提出了可重构DFTFB（RDFTFB）。本文提出了一种在Virtex-7现场可编程门阵列（FPGA）上实现RDFTFB的高效高速方法，该方法通过减小时钟寄存器之间的关键路线延迟，显著提高了RDFTFB的最高工作频率。从数值上看，该实现方案使RDFTFB的最大时钟频率提高了89.7%，动态功耗降低了18.5%。
2016-09-15 cs.AR cs.IT math.IT
A WASM-Subset Stack Architecture for Low-cost FPGAs using Open-Source EDA Flows
KIIT Deemed to be University（KIIT认可大学）
本文提出了一种基于WASM子集的32位双堆栈微处理器架构，利用开源EDA流程在低成本FPGA上实现高代码密度和可移植性。
2025-11-30 cs.AR cs.ET
Optimising Iteration Scheduling for Full-State Vector Simulation of Quantum Circuits on FPGAs
针对NISQ时代量子算法难在真实硬件测试的问题，提出优化FPGA上量子电路全态矢量仿真迭代调度的内存访问模式，减少控制量子比特相关迭代次数，提升FPGA仿真速度与能效，优于CPU/GPU。
2024-11-27 cs.AR quant-ph
Energy-Efficient CNN Acceleration with MSDF Digit-Serial Arithmetic on FPGA
Faculty of Informatics and Data Science, University of Regensburg（信息与数据科学学院，莱茵河畔雷根斯堡大学）
提出融合乘加(MMA)架构，通过合并MSDF数字串行算术中的乘法和加法操作减少初始延迟，在FPGA上实现U-Net卷积层加速，能效达15.14 GOPS/W，比CPU高约8倍。
2026-06-25 cs.AR cs.CV
A Flexible HLS Hoeffding Tree Implementation for Runtime Learning on FPGA
Faculty of Engineering University of Porto（波尔图大学工程学院）；INESC-TEC（INESC-TEC 研究所）
在嵌入式系统中实现机器学习时，决策树通常因其简单性和可扩展性而受到青睐。Hoeffding树是一种决策树，它利用Hoeffding界来学习数据中的模式，而不必连续存储数据样本以供将来重新处理。这使得它们特别适合在嵌入式设备上部署。在这项工作中，我们突出的HLS实现的Hoeffding树的功能。实现参数包括样本的特征大小（D）、输出类的数量（K）和树允许增长的最大节点数量（Nd）。我们的目标是Xilinx MPSoC ZCU 102，并评估：设计的资源需求和时钟频率为不同数量的类和功能大小，不同的样本大小（N）的几个合成数据集上的执行时间，输出类的数量和执行时间和准确性的两个数据集从UCI。对于D3、K5和N40000的问题大小，在103 MHz下运行的单个决策树的推理速度比1.2 GHz ARM Cortex-A53内核快8.3倍。与Hoeffding树的参考实现相比，我们在UCI数据集上实现了相当的分类精度。
2021-12-03 cs.AR cs.LG
Design and Implementation of an FPGA-Based Hardware Accelerator for Transformer
University of California, Irvine（加州大学 Irvine 分校）
针对Transformer大语言模型中MHA模块Q、K、V线性投影的性能瓶颈，本研究在Xilinx KV260 FPGA上设计了优化的分块矩阵乘法加速器，通过片上存储、两级分块和类脉动计算引擎实现了显著的性能与能效提升，为边缘深度学习推理提供了新方案。
2025-05-20 cs.AR cs.CL cs.LG
A Universal LiDAR SLAM Accelerator System on Low-cost FPGA
Keio University（庆应义塾大学）
LiDAR（光探测和测距）SLAM（同时定位与地图构建）是室内清洁、导航以及工业和家庭中许多其他有用应用的基础。从一系列的激光雷达扫描，它构建一个准确的，全球一致的环境模型，并估计机器人在其中的位置。SLAM是固有的计算密集型;这是一个具有挑战性的问题，实现一个快速和可靠的SLAM系统的移动机器人与有限的处理能力。为了克服这些障碍，在本文中，我们提出了一种通用的，低功耗的，资源高效的加速器设计，用于针对资源有限的FPGA的2D LiDAR SLAM。由于扫描匹配是SLAM的核心，所提出的加速器由可编程逻辑部分上的专用扫描匹配核组成，并提供软件接口以方便使用。我们的加速器可以集成到各种SLAM方法，包括基于ROS（机器人操作系统）的方法，用户可以切换到不同的方法，而无需修改和重新合成逻辑部分。我们将加速器集成到三种广泛使用的方法中，即，扫描匹配、粒子滤波和基于图形的SLAM。我们使用真实世界的数据集从资源利用率、速度和输出结果质量方面对设计进行评估。在Pynq-Z2板上的实验结果表明，我们的设计将扫描匹配和循环闭合检测任务加速了14.84倍和18.92倍，分别产生了4.67倍，4.00倍和4.06倍的整体性能提升。我们的设计实现了实时性能，同时仅消耗2.4W并保持精度，这与软件同行甚至最先进的方法相当。
2021-12-30 cs.AR cs.RO
FireFly v2: Advancing Hardware Support for High-Performance Spiking Neural Network with a Spatiotemporal FPGA Accelerator
本文提出 FireFly v2 FPGA 加速器，通过四维并行时空数据流与高频脉动阵列支持含非脉冲操作的先进 SNN 端到端部署，并显著提升吞吐量、DSP 与功耗效率。
2023-09-28 cs.AR cs.NE
High-Performance NTT Accelerators for PQC leveraging Unified Redundant Arithmetic and Fine-Tuned Microarchitecture
Democritus University of Thrace（德谟克利特色雷斯大学）；Nokia Bell Labs（诺基亚贝尔实验室）
提出基于统一冗余数表示和优化蝶形单元的并行迭代NTT/INTT加速器，消除模约简和校正开销，集成逆变换缩放，实现高频率和低资源消耗的FPGA实现。
2026-07-02 cs.AR cs.CR
Oobleck: Low-Compromise Design for Fault Tolerant Accelerators
提出容错加速器架构Oobleck与Viscosity语言，利用模块化加速实现低面积开销的容错，在单一故障下保持1.7x-5.16x加速并降低数据中心成本。
2025-06-27 cs.AR
Security Assessment of Interposer-based Chiplet Integration
随着晶体管缩放达到其极限，基于插入器的管芯（小芯片）集成正在获得牵引力。这种基于插入器的集成实现了比传统系统级封装更精细和更紧密的互连间距，并提供了两个关键优势：1.它绕过了耗时的验证和制造过程，从而缩短了从设计到上市的时间。2.它通过重用小芯片来降低设计成本。虽然黑盒的缓慢设计阶段减少了设计时间，它提出了重大的安全问题。我们研究了新兴的基于插入器的集成方法的安全影响。在传统的片上系统（SoC）设计中，黑盒设计阶段部署了针对硬件木马、逆向工程和知识产权盗版的安全措施，因此不适合基于插入器的集成。我们建议使用功能多样的小芯片来检测和阻止硬件木马，并使用固有的逻辑冗余来支持反盗版措施。我们的建议并不依赖于进入黑盒设计阶段。我们通过在基于插值器的Xilinx FPGA上使用Xilinx CORE GENERATOR IP目录中的各种IP实现MIPS处理器、DCT内核和AES内核来评估我们计划的安全性、时间和成本效益。
2020-10-25 cs.AR cs.CR
Trust Nothing: RTOS Security without Run-Time Software TCB (Extended Version)
CISPA Helmholtz Center for Information Security（CISPA赫尔姆霍兹信息安全中心）
本文提出一种无需运行时软件TCB的RTOS安全机制，通过能力架构和拆分子系统实现嵌入式设备的安全设计。
2026-03-09 cs.AR cs.CR cs.OS
Performance Evaluation of Low Power MIPS Crypto Processor based on Cryptography Algorithms
本文介绍了一种基于MIPS流水线结构的低功耗32位加解密处理器的设计与实现，该处理器可对数据加密标准（DES）、三重DES、高级加密标准（AES）进行加解密。流水线阶段的组织已经以这样一种方式完成，即流水线可以以高频率计时。本文用框图详细说明了MIPS处理器上三种标准密码算法的加、解密模块及其相互间的依赖关系。MIPS密码处理器采用门控时钟技术来降低功耗。这种方法导致处理器满足安全应用的功耗和性能规范。提出的实现方法包括更高的系统性能，同时降低操作功耗。测试结果表明，MIPS密码处理器工作频率为218 MHz，带宽为664 Mbits/s。
2013-06-08 cs.AR cs.CR
MaskedNet: The First Hardware Inference Engine Aiming Power Side-Channel Protection
差分功耗分析（Differential Power Analysis，DPA）是近二十年来研究的一个活跃领域，它通过功耗测量来研究从密码实现中提取秘密信息的攻击及其防御。不幸的是，到目前为止，对功率侧信道的研究主要集中在分析诸如AES、DES、RSA和最近的后量子密码学原语（例如，晶格）。与此同时，机器学习，特别是深度学习应用正在变得无处不在，其中机器学习模型是需要保密的知识产权的几种场景。然而，将侧信道分析扩展到机器学习模型提取在很大程度上是未探索的。本文将DPA框架扩展到神经网络分类器。首先，它显示DPA攻击在推理过程中提取秘密模型参数，如神经网络的权重和偏差。其次，通过对$\textit{masking}$的扩充，提出了针对这些攻击的$\textit{first countermeasures}$.由此产生的设计使用新的掩蔽组件，如掩蔽加法器树的全连接层和掩蔽整流器线性单元的激活函数。在SAKURA-X FPGA板上进行的实验表明，对未受保护的实现的一阶DPA攻击仅需200条迹线即可成功，并且我们的保护分别将延迟和面积成本增加了2.8倍和2.3倍。
2019-12-02 cs.AR cs.CR cs.NE
