Scalability of spin FPGA: A Reconfigurable Architecture based on spin MOSFET
首次讨论了磁流比在100%~ 1000%范围内的自旋MOSFET（自旋FPGA）现场可编程门阵列（FPGA）的可扩展性。百万门自旋FPGA的面积和速度与CMOS FPGA的22纳米，32纳米和45纳米技术，包括20%的晶体管尺寸变化的数字基准。我们发现，由于自旋MOSFET的非易失性存储功能，自旋FPGA的面积减小，速度提高。
2011-04-08 cond-mat.mes-hall cs.AR
Towards Power Efficient DNN Accelerator Design on Reconfigurable Platform
现场可编程门阵列（FPGA）的指数级出现加速了深度神经网络（DNN）硬件实现的研究。在所有DNN处理器中，特定领域的架构，例如Google的张量处理器单元（TPU），已经超过了传统的GPU。然而，在可重构硬件中实现TPU应该强调节能以满足绿色计算的要求。电压缩放是一种流行的节能方法，在FPGA中可能有点关键，因为如果不以适当的方式进行，它可能会导致时序故障。在这项工作中，我们提出了一个超低功耗FPGA实现的TPU边缘应用。我们将TPU的收缩阵列划分为不同的FPGA分区，其中每个分区使用不同的近阈值（NTC）偏置电压来运行其FPGA内核。每个分区的偏置电压粗略计算所提出的静态计划。然而，偏置电压的进一步校准是通过所提出的运行时间方案来完成的。基于乘法累加器（MAC）不同设计路径的最小松弛值的四种聚类算法研究了FPGA的划分。为了克服由NTC引起的定时故障，具有较高最小松弛的MAC被放置在较低电压分区中，并且具有较低最小松弛路径的MAC被放置在较高电压分区中。该架构在商业平台Vivado和学术平台VTR中进行了仿真，Vivado采用Xilinx Artix-7 FPGA，VTR采用22 nm、45 nm、130 nm FPGA。仿真结果证实了电压缩放TPU在FPGA中的实现，也证明了其功率效率。
2022-02-14 cs.AR
Using System Hyper Pipelining (SHP) to Improve the Performance of a Coarse-Grained Reconfigurable Architecture (CGRA) Mapped on an FPGA
众所周知的方法C-Slow Retiming（CSR）可以用来自动将给定的CPU转换为具有独立线程的多线程CPU。这些CPU被称为流处理器或桶处理器。系统超流水线（SHP）通过允许执行动态数量的线程并使线程停止、绕过和重新排序，在CSR之上添加了新的灵活性。SHP现在被应用于粗粒度可重构架构（CGRA）的编程元素（PE）。通过使用SHP，每个PE可以实现更高的性能。可以使用SHP提供的灵活性在PE上实现Fork-Join操作，以动态调整每个PE的线程数。多个线程可以在本地共享相同的数据，这大大减少了CGRA路由结构上的数据流量负载。本文展示了一个CGRA使用SHP-ed RISC-V内核作为PE在FPGA上实现的结果。
2015-08-28 cs.AR
Run-Time-Reconfigurable Multi-Precision Floating-Point Matrix Multiplier Intellectual Property Core on FPGA
在当今世界，高功率计算应用，如图像处理，数字信号处理，图形和机器人需要巨大的计算能力。这些应用程序使用矩阵运算，特别是矩阵乘法。乘法运算需要大量的计算时间，并且在设计上也很复杂。我们可以使用现场可编程门阵列作为低成本的硬件加速器，以及低成本的通用处理器，而不是高成本的专用处理器。在这项工作中，我们采用了一个高效的Strassens算法矩阵乘法和一个高效的运行时间可重构的浮点乘法器矩阵元素乘法。该运行时间可重构浮点乘法器是用自定义浮点格式实现的，适用于变精度应用。一个非常有效的组合Karatsuba算法和Urdhva Tiryagbhyam算法被用来实现二进制乘法器。该设计通过在运行时间内对自身进行重新配置，可以根据不同的精度要求有效地调整功耗和时延要求。
2019-10-26 cs.AR
A Reconfigurable Vector Instruction Processor for Accelerating a Convection Parametrization Model on FPGAs
高性能计算（HPC）平台使科学家能够对计算密集型算法进行建模。HPC集群越来越多地使用通用图形处理单元（GPGPU）作为加速器; FPGA提供了GPGPU作为协处理器的有吸引力的替代方案，但由于使用基于FPGA的平台时面临的许多挑战，它们仍然远未成为主流。我们的研究旨在使基于FPGA的高性能计算更容易为科学界所接受。在这项工作中，我们提出了一个特定的大气模型，Flexpart，在FPGA上的加速调查的结果。我们专注于加速这个模型中计算最密集的内核。我们工作的关键贡献是我们进行的架构探索，以达到一个解决方案，最好地利用遗留代码中可用的并行性，也方便编程，以便最终将高级遗留代码编译到我们的架构中可以完全自动化。我们提出了三种不同类型的架构，比较它们的资源利用率和性能，并提出一个架构，其中有一些计算核心，每个构建沿着一个向量指令处理器的线路，在这个特定的情况下工作得最好，是一个有前途的候选人的通用的基于FPGA的平台，用于科学计算。我们还提出了所提出的架构的各种配置参数的实验结果，以显示其实用性，在适应一系列的科学应用。
2015-04-17 cs.AR
A Novel Method for Soft Error Mitigation in FPGA using Adaptive Cross Parity Code
与专用集成电路（ASIC）相比，现场可编程门阵列（FPGA）在存在辐射和其他环境危害的情况下更容易受到瞬态故障的影响。因此，错误缓解和恢复技术是绝对必要的，以保护FPGA硬件从软错误所产生的，由于这种瞬态故障。提出了一种基于自适应交叉奇偶检验（ACPC）码的FPGA多位纠错方法。ACPC易于实现，所需的解码电路也很简单。在所提出的方案中，总的配置存储器分为两部分。一部分将包含ACPC硬件，它是静态的，并假定不受任何错误的影响。其他部分将存储用于逻辑的二进制文件，其将被保护免受瞬时错误，并且被假定为是动态可重配置的（部分可重配置区域）。来自辅助存储器的二进制文件通过ACPC硬件，并且在进入可重配置部分之前计算用于前向纠错（FEC）字段的位。在运行时场景中，来自配置存储器的动态可重配置部分的数据将被读回并通过ACPC硬件传递。ACPC硬件将在数据进入动态配置存储器之前纠正错误。我们提出了第一种新的瞬态故障校正方法，使用ACPC代码的FPGA。为了验证设计，我们用Kintex FPGA测试了所提出的方法。我们还测量了不同的参数，如关键路线，功耗，开销资源和纠错效率来估计我们提出的方法的性能。
2015-09-23 cs.AR
A Reconfigurable Framework for AI-FPGA Agent Integration and Acceleration
Purdue University（普渡大学）；University of Illinois Urbana-Champaign（伊利诺伊大学厄巴纳-香槟分校）；University of Moratuwa（莫拉图瓦大学）；Stanford University（斯坦福大学）；Istinye University（伊斯提耶大学）
本文提出AI-FPGA代理框架，通过动态分区和硬件卸载实现深度学习推理的高效加速，实验显示在延迟和能效方面优于CPU和GPU。
2026-01-27 cs.AR
TransDot: An Area-efficient Reconfigurable Floating-Point Unit for Trans-Precision Dot-Product Accumulation for FPGA AI Engines
University of Washington（华盛顿大学）
TransDot通过统一多精度SIMD FMA和跨精度DPA，在共享可重构数据路径中实现高效点积累积，提升FP16、FP8和FP4的吞吐量并优化面积效率。
2026-05-08 cs.AR
A Self-Reconfigurable Computing Platform Hardware Architecture
现场可编程门阵列（FPGA）近来越来越多地用于计算密集型任务的高度并行处理。本文介绍了一种基于PC的FPGA硬件平台架构，允许通过PCI总线快速重新配置，并保留了简单的物理硬件设计。首先讨论了设计考虑因素，然后说明了由此产生的系统架构设计。最后，实验结果的FPGA资源用于本设计。
2004-11-20 cs.AR cs.DC
A Novel Reconfigurable Architecture of a DSP Processor for Efficient Mapping of DSP Functions using Field Programmable DSP Arrays
现代集成电路技术的发展使得开发更便宜、更快、更小的专用信号处理功能电路成为可能。数字信号处理功能通常在具有可扩展性的ASIC上实现，或者在具有与ASIC相比相对较小的利用率或较低速度的瓶颈的FPGA上实现。现场可编程DSP阵列（FPDA）是被提议的DSP专用设备，类似于FPGA，但具有基本的固定公共模块（CM）（如加法器、减法器、乘法器、缩放单元、移位器）而不是CLB。本文介绍了可重构系统结构的发展，重点介绍了FPDA，它集成了DFT、FFT、DCT、FIR、IIR、DWT等不同DSP功能，通过重构CM之间的互连实现DSP功能之间的切换。所提出的架构已在Virtex5 FPGA上实现了验证。该架构提供了足够的灵活性、并行性和可扩展性。
2013-06-01 cs.AR
RAD-Sim: Rapid Architecture Exploration for Novel Reconfigurable Acceleration Devices
随着现场可编程门阵列（FPGA）容量的持续增长以及它们被纳入到新的环境中，例如嵌入式系统，我们已经见证了一类超越传统FPGA架构的新型可重构加速器件（RAD）的引入。这些器件将可重新配置的结构与粗粒度的域专用加速器块相结合，所有加速器块都通过高性能分组交换片上网络（NoC）连接，以实现高效的系统范围通信。然而，我们缺乏必要的工具来有效地探索RAD的巨大设计空间，研究其不同组件之间的复杂交互，并评估各种设计选择的组合。在这项工作中，我们开发的RAD-Sim，一个周期级的架构模拟器，允许快速的应用程序驱动的探索新的RAD的设计空间。为了展示RADSim的功能，我们在RAD实例上映射和模拟了最先进的深度学习（DL）推理覆盖，该RAD实例包含FPGA结构和复杂的硬矩阵向量乘法引擎，通过系统范围的NoC进行通信。通过这个例子，我们展示了RAD-Sim如何帮助架构师量化更改特定架构参数对端到端应用程序性能的影响。
2023-01-12 cs.AR
Extending the RISC-V ISA for exploring advanced reconfigurable SIMD instructions
本文提出了一种新的，非标准的矢量指令类型集，用于探索软核中的自定义SIMD指令。新类型允许同时访问相对较多的操作数，从而在适用的情况下减少指令数。此外，还引入了高性能开源RISC-V（RV 32 IM）软核，该软核针对探索自定义SIMD指令和流性能进行了优化。通过为HDL/Verilog中的指令开发提供指令模板，可以用很少的低级代码行开发高效的基于FPGA的指令。为了提高自定义SIMD指令性能，软核的高速缓存层次结构针对带宽进行了优化，例如最后一级高速缓存具有非常宽的块。该方法是证明在FPGA上的示例内存密集型应用程序。虽然探索是基于软核的，但目标是提供一种方法来实验高级SIMD指令，这些指令可以加载到未来的CPU中，这些CPU具有可重新配置的区域作为自定义指令。最后，我们提供了一些见解，这种未来的微架构的挑战和有效性。
2021-06-14 cs.AR
Maintaining Virtual Areas on FPGAs using Strip Packing with Delays
每年，可用于动态部分可重构设备的计算资源都在大幅增加。在不久的将来，我们希望许多应用程序运行在一个单一的可重构设备。在本文中，我们提出了一个概念，多任务的动态部分可重构系统称为虚拟区域管理。我们解释了它的优势，展示了它的挑战，并讨论了可能的解决方案。此外，我们更详细地研究一个问题：包装模块随时间变化的资源请求。这一问题来自于可重构计算领域，产生了一个全新的优化问题。基于ILP和启发式方法进行了比较，在实验研究和讨论的缺点和好处。
2010-01-25 cs.AR cs.DS
Utilizing Reconfigurable Hardware Processors via Grid Services
计算网格通常由使用普通处理器（如Intel Pentium）的节点组成。现场可编程门阵列（FPGA）由于其固有的并行架构而能够非常好地执行某些计算密集型任务，通常导致数量级的加速。本文探讨了如何FPGA可以透明地暴露通过网格服务的远程使用，通过集成Proteus软件平台与Globus Toolkit 3.0。
2004-11-16 cs.AR cs.DC
FERIVer: An FPGA-assisted Emulated Framework for RTL Verification of RISC-V Processors
本文提出一种用于 RISC-V 处理器 RTL 验证的 FPGA 辅助 SoC 平台 FERIVer，通过嵌入式 CPU 与综合硬件交叉验证，实现 5 MIPS 速度，比 Xilinx XSim 快 150 倍，比 Verilator 提升 35 倍，且硬件占用率低于 7%。
2025-04-07 cs.AR
hXDP: Efficient Software Packet Processing on FPGA NICs
NIC上的FPGA加速器可以将昂贵的数据包处理任务从CPU上卸载。然而，FPGA的资源有限，可能需要在不同的应用程序之间共享，并且很难对其进行编程。我们提出了一种解决方案，在FPGA上运行Linux的eXpress数据路径程序，使用只有一小部分的可用硬件资源，同时匹配高端CPU的性能。eBPF的迭代执行模型不适合FPGA加速器。尽管如此，我们表明，eBPF程序的许多指令可以被压缩，并行化或完全删除，当目标是一个专用的FPGA执行器，从而显着提高性能。我们利用这一点来设计hXDP，它包括（i）一个优化编译器，它将eBPF字节码并行化并转换为我们定义的扩展eBPF指令集架构;（ii）一个软CPU，用于在FPGA上执行这些指令;以及（iii）一个基于FPGA的基础设施，用于提供Linux内核中定义的XDP映射和帮助函数。我们在FPGA NIC上实现了hXDP，并运行真实世界中未修改的eBPF程序对其进行了评估。我们的实现是在156.25MHz的时钟，使用约15%的FPGA资源，并可以运行动态加载的程序。尽管有这些适度的要求，但它实现了高端CPU核心的数据包处理吞吐量，并提供了10倍的数据包转发延迟。
2020-10-27 cs.AR
An Energy-Efficient Reconfigurable Autoencoder Implementation on FPGA
Drexel University（德雷塞尔大学）
自动编码器是无监督的神经网络，用于处理和压缩输入数据，然后将数据重建回原始数据大小。这允许自动编码器用于不同的处理应用，例如数据压缩、图像分类、图像降噪和图像着色。像现场可编程门阵列（FPGA）这样的硬件可重新配置的架构由于其灵活性、性能和功率效率的独特组合而被用于加速来自多个域的计算。在本文中，我们研究了不同的自动编码器，并在FPGA和基于GPU的实现中使用卷积自动编码器来处理有噪声的静态MNIST图像。我们比较了FPGA和基于GPU的实现所取得的不同结果，然后讨论了每种实现的优缺点。实验结果表明，该加速器在100 MHz时的吞吐量为21.12 Giga-Operations Per Second（GOP/s），片内功耗为5.93 W.与现成的设备和最近的国家的最先进的实现的比较结果表明，所提出的加速器具有明显的优势，在能源效率和设计的灵活性。我们还讨论了未来的工作，可以使用我们提出的加速器。
2023-01-17 cs.AR cs.LG
CNN-MERP: An FPGA-Based Memory-Efficient Reconfigurable Processor for Forward and Backward Propagation of Convolutional Neural Networks
Graduate School of Information, Production and Systems, Waseda University（早稻田大学信息生产系统研究生院）
大规模深度卷积神经网络（CNN）广泛用于机器学习应用中。虽然CNN涉及巨大的复杂性，但提供高密度计算资源集成的VLSI（ASIC和FPGA）芯片被认为是CNN实现的有前途的平台。然而，在计算单元的大规模并行性下，受超大规模集成电路芯片引脚数限制的外部内存带宽成为系统瓶颈。此外，VLSI解决方案通常被认为缺乏针对CNN的各种参数进行重新配置的灵活性。本文提出CNN-MERP来解决这些问题。CNN-MERP采用了高效的存储层次结构，可显著降低片上/片外数据分配、数据流优化和数据重用等多重优化对带宽的要求。提出的2级可重构性是用来使快速和有效的重新配置，这是基于控制逻辑和多引导功能的FPGA。结果，实现了1.94MB/GFlop的外部内存带宽要求，这比现有技术低55%。在有限的DRAM带宽下，Vertex UltraScale平台实现了1244 GFlop/s的系统吞吐量，比最先进的FPGA实现高5.48倍。
2017-03-22 cs.AR cs.LG
An FPGA-Based Reconfigurable Accelerator for Convolution-Transformer Hybrid EfficientViT
School of Electronic Science and Engineering, Nanjing University（南京大学电子科学与工程学院）；School of Integrated Circuits, Sun Yat-sen University（中山大学集成电路学院）
本文针对EfficientViT混合架构提出FPGA可重构加速器，通过可重构计算架构和时分复用流水线数据流实现层内与层间融合，在ZCU102上取得780.2 GOPS吞吐量和105.1 GOPS/W能效，显著超越现有工作。
2024-03-29 cs.AR cs.LG
Optimizing Bit-Serial Matrix Multiplication for Reconfigurable Computing
矩阵-矩阵乘法是科学和工程中众多应用的关键计算内核，具有足够的并行性和数据局部性，适合高性能实现。许多依赖矩阵乘法的应用程序可以使用降低精度的整数或定点表示来提高性能和能效，同时仍然提供足够的结果质量。然而，精度要求可能在不同的应用阶段之间变化，或者取决于输入数据，从而使得恒定精度解决方案无效。BISMO是一种用于可重构计算的矢量化位串行矩阵乘法覆盖，以前利用FPGA的出色二进制运算性能来提供矩阵乘法性能，该性能可按所需的精度和并行性进行扩展。我们展示了如何BISMO可以扩大Xilinx FPGA使用的算术架构，更好地利用6-LUT。改进的BISMO在采用Xilinx UltraScale+ MPSoC的Ultra 96板上实现了15.4二进制TOPS的峰值性能。
2019-06-11 cs.AR
FPGA-extended General Purpose Computer Architecture
介绍了一种计算机体系结构，其中部分指令集结构（ISA）在小型高集成度现场可编程门阵列（FPGA）上实现。通用处理器（CPU）内部的小型FPGA可有效地用于实现自定义或标准化指令。我们提出的架构直接解决了高端CPU的相关挑战，这种高度集成的FPGA将对主内存带宽产生最大的影响。这也实现了软件透明的上下文切换。基于仿真的评估的动态可重构的核心显示出有前途的结果接近一个等效的核心与所有启用的指令的性能。最后，通过快速可重构FPGA的原型设计和研究操作码的未命中行为，研究了在当今CPU中采用所提出的体系结构的可行性。
2022-08-21 cs.AR cs.OS
AIM: Accelerating Arbitrary-precision Integer Multiplication on Heterogeneous Reconfigurable Computing Platform Versal ACAP
本文提出 AIM 框架，在 AMD/Xilinx Versal ACAP 异构平台上自动化和优化任意精度整数乘法设计，实验表明其能效最高可达 CPU 的 12.6 倍和 GPU 的 2.1 倍。
2023-09-21 cs.AR
FPGA Implementation of High Speed Reconfigurable Filter Bank for Multi-standard Wireless Communication Receivers
在下一代无线通信系统中，无线收发机需要能够处理多种通信标准的宽带输入信号，这种多标准无线通信接收机（MWCR）需要滤波器组从宽带输入频谱中提取所需信号并将其带到基带，以进行进一步的信号处理任务，如频谱感知、调制分类、解调等。相反，任何无线接收机、调制滤波器组（例如离散傅立叶变换滤波器组（DFTFB））由于其优点（例如较低的面积、延迟和功率要求）而优选。为了支持多标准操作，将DFTFB与系数抽取方法相结合，提出了可重构DFTFB（RDFTFB）。本文提出了一种在Virtex-7现场可编程门阵列（FPGA）上实现RDFTFB的高效高速方法，该方法通过减小时钟寄存器之间的关键路线延迟，显著提高了RDFTFB的最高工作频率。从数值上看，该实现方案使RDFTFB的最大时钟频率提高了89.7%，动态功耗降低了18.5%。
2016-09-15 cs.AR cs.IT math.IT
Reconfigurable Low-latency Memory System for Sparse Matricized Tensor Times Khatri-Rao Product on FPGA
University of Southern California（南加利福尼亚大学）；US Army Research Lab（美国陆军研究实验室）
张量分解已经成为包括机器学习在内的各个领域的许多应用中的重要工具。稀疏矩阵化张量乘Khatri-Rao乘积（MTTKRP）是张量计算中计算量最大的核函数之一。尽管具有显著的计算并行性，MTTKRP是一个具有挑战性的内核优化，由于其不规则的内存访问特性。本文重点研究了多面存储系统，探讨了MTTKRP的数据结构的空间和时间局部性。此外，用户可以根据FPGA加速器中使用的计算单元的行为重新配置我们的设计。我们的系统有效地访问所有的MTTKRP数据结构，同时减少总的内存访问时间，使用分布式缓存和直接内存访问（DMA）子系统。此外，我们的工作提高了3.5倍的存储器访问时间相比，商业存储器控制器IP。此外，我们的系统显示2倍和1.26倍的加速比相比，只有缓存和DMA的内存系统，分别。
2021-09-18 cs.AI cs.AR cs.DC
Towards a Trusted Execution Environment via Reconfigurable FPGA
可信执行环境（TEE）通过提供与系统其余部分隔离的环境，用于保护敏感数据并为安全关键型应用程序运行安全执行。然而，在过去的几年中，TEE已经被证明是薄弱的，因为无论是基于面向安全的硬件扩展（例如，Arm TrustZone）或求助于专用安全元素的漏洞被多次利用。在这个项目中，我们介绍了可信执行环境的需求（TEEOD），一种新的TEE设计，利用可编程逻辑（PL）的异构系统芯片（SoC）作为安全的执行环境。与其他TEE设计不同，TEEOD可以提供高带宽连接和物理片上隔离。我们针对Ultra 96-V2平台实施了一个概念验证（proof-of-concept，缩写为OOP）实施。所进行的评估表明，TEEOD可以同时托管多达6个飞地，每个飞地的资源使用率分别为总LUT、FF和BRAMS的7.0%、3.8%和15.3%。为了证明TEEOD在实际应用中的实用性，我们成功地运行了一个传统的开源比特币钱包。
2021-07-08 cs.AR cs.CR
Fast and reconfigurable packet classification engine in FPGA-based firewall
在互联网上的数据通信中，安全性成为影响最大的方面之一。支持它的一种方法是在网络设备中对以太网数据包进行分类和过滤。数据包分类是路由器、防火墙和入侵检测系统等网络设备的基本任务。本文提出了一种快速可重构的分组分类引擎（PCE）的体系结构。该引擎用于基于FPGA的防火墙。我们的PCE检查多维字段的包头顺序基于树的算法。该算法简化了整个系统的规模，并导致一个更安全的系统。PCE与系统中的单周期处理器架构的适配一起工作。以太网数据包由PCE根据数据包报头的源IP地址、目的IP地址、源端口、目的端口和协议字段进行检查。这些是在检查内容之前知道它是危险的还是正常的数据包的基本字段。该体系结构采用树型算法，将防火墙规则重构为24位的子规则，并在检测过程中作为处理器指令读取。检查过程是每个时钟周期将一个子规则与报头的输入字段进行比较。所提出的PCE在Cyclone II EP2C70F896C6中显示了91 MHz的时钟频率，从输入到输出生成的平均吞吐量为13个时钟。使用基于树的算法简化了多维数据包检测，并给我们提供了可重构以及可扩展的系统。该结构具有快速、可靠、适应性强的特点，能够很好地发挥算法的优势。虽然PCE具有高频率和少量时钟，但防火墙的过滤速度还取决于其他组件，例如包FIFO缓冲器。需要快速可靠的FIFO缓冲器来支持PCE。该PCE还没有完成规则更新机制。在NIOS II平台上，利用FP…
2016-11-18 cs.AR cs.NI
Reconfigurable Hardware Implementation of the Successive Overrelaxation Method
在本章中，我们研究了在可重构硬件中实现SOR的可行性。我们使用Handel-C，一个更高层次的设计工具，编码我们的设计，这是分析，综合，并放置和路由使用FPGA的专有软件（DK设计套件，Xilinx ISE 8.1i，和Quartus II 5.1）。我们的目标是Virtex II Pro、Altera Stratix和Spartan 3L，后者嵌入在Celoxica基于FPGA的RC 10系统中。我们报告了针对Virtex II Pro的计时结果，并将其与用C++编写并在通用处理器（GPP）上运行的软件版本结果进行比较。
2019-05-12 cs.AR cs.DC
Integrated Optimization of Partitioning, Scheduling and Floorplanning for Partially Dynamically Reconfigurable Systems
面对高性能应用的挑战和现场可编程门阵列（FPGA）硬件资源的限制，部分动态重配置（PDR）技术有望加速重配置过程，缓解器件短缺。在本文中，我们提出了一个集成的优化框架，任务划分，调度和布图规划的部分动态可重构FPGA。任务的分区、调度和布图规划由分区序列三元组P-ST（PS，QS，RS）表示，其中（PS，QS）是用于表示空间和时间分区以及布图规划的混合嵌套序列对（HNSP），并且RS是任务的分区动态配置顺序。任务模块的布图规划和调度可以在O（n^2）时间内从分区序列三重P-ST计算。为了整合调度和布局设计空间的探索，我们使用基于模拟退火的搜索引擎并详细描述扰动方法，其中随机选择的任务模块从分区序列三元组中移除，然后插入到从分区、调度和布局的所有（n+1）^3种可能组合中选择的适当位置。实验结果证明了该框架的有效性和效率。
2018-12-26 cs.AR
Reconfigurable Distributed FPGA Cluster Design for Deep Learning Accelerators
Illinois Institute of Technology（伊利诺伊理工大学）；Embedded Computing and Signal Processing (ECASP) Research Laboratory（嵌入式计算与信号处理（ECASP）研究实验室）
本文提出一种基于低功耗嵌入式FPGA的可重构分布式集群，用于探索深度学习工作负载的分布式调度优化，通过流水线结构和资源手动分配在延迟与功耗效率方面获得最佳性能。
2023-05-24 cs.AR cs.DC cs.LG
Minimum RISC-V: Maximum FPGA Efficiency
Altera Corporation（Altera公司）
本研究设计轻量深度流水线RISC-V核心，提出同步编译应用二进制与专用处理器实例的优化方法，实现高频率、小体积的RISC-V，支持可预测多核密度规划。
2026-10-16 cs.AR
Nexus Machine: An Active Message Inspired Reconfigurable Architecture for Irregular Workloads
针对可重构架构处理不规则工作负载效率低的问题，提出Nexus Machine架构，通过分发稀疏张量和主动消息在空闲PE上动态执行指令，缓解负载不平衡，在同等功耗和面积下性能提升90%，利用率提高70%。
2025-04-29 cs.AR
A Reconfigurable Stream-Based FPGA Accelerator for Bayesian Confidence Propagation Neural Networks
本文针对BCPNN在CPU/GPU上运行慢、能耗高的问题，基于Xilinx Vitis HLS设计可重构流式FPGA加速器，实现较A100更高速度与显著能效提升。
2025-03-03 cs.AR cs.NE
Defragmenting the Module Layout of a Partially Reconfigurable Device
现代几代现场可编程门阵列（FPGA）允许部分重新配置。在在线环境中，要加载到FPGA上的模块的顺序事先是未知的，重复插入和删除模块会导致可用空间逐渐碎片化，从而使碎片整理成为一个重要问题。我们解决这个问题，提出了一个在线和离线组件的可用空间碎片整理。我们考虑整理模块布局上的可重构设备。这相当于解决一个二维条包装问题。这类问题在强意义上是NP难的，以前的算法结果相当有限。基于可行填充的图论表征，我们开发了一种方法，可以解决实际大小的二维碎片整理实例的最优性。我们的方法是验证了一组基准的情况下。
2005-05-02 cs.AR cs.DS
Demystifying the 7-D Convolution Loop Nest for Data and Instruction Streaming in Reconfigurable AI Accelerators
本文提出以硬件为中心的 7 维卷积循环嵌套流式映射框架，在 MAVeC 上实现 VGG-16 全模型推理，PE 利用率超 90%，吞吐量达 1.56 TFLOPs/sec。
2025-07-27 cs.AR
An Overview of FPGA-inspired Obfuscation Techniques
本文综述了FPGA启发的可重构硬件混淆技术，分析其开销、抗攻击能力及分类，并与逻辑锁定技术比较，指出硬件评估挑战和未来研究方向。
2023-05-25 cs.AR cs.CR
Instruction-Based Coordination of Heterogeneous Processing Units for Acceleration of DNN Inference
University of Patras（帕特雷大学）
本文提出一种基于指令的异构处理单元协调架构，通过灵活划分DNN模型并支持流水线并行和批量并行，实现DNN推理的高效加速。
2025-11-19 cs.AR
Real-Time Spacecraft Pose Estimation Using Mixed-Precision Quantized Neural Network on COTS Reconfigurable MPSoC
École Polytechnique de Montréal（蒙特利尔理工学院）
该研究提出面向航天器位姿估计的混合精度量化神经网络 FPGA 协同设计，通过逐层量化敏感性评估和 FINN 数据流加速器实现 7.7 倍提速与 19.5 倍能效提升，并开源实时实现。
2024-06-06 cs.AI cs.AR cs.CV
Towards an Area-Efficient Implementation of a High ILP EDGE Soft Processor
20年来，有序标量RISC结构一直是FPGA软处理器设计的主导范式。先前的无序超标量实现没有表现出有竞争力的面积或绝对性能。本文描述了一种新的方法来建立快速和面积有效的乱序超标量软处理器，利用显式数据图执行（EDGE）指令集结构。通过仔细映射的EDGE微架构，特别是它的低指令调度器，我们证明了一个无序的FPGA架构的可行性。两个调度器的设计方案进行了比较。
2018-03-18 cs.AR
ALL-MASK: A Reconfigurable Logic Locking Method for Multicore Architecture with Sequential-Instruction-Oriented Key
本文提出ALL-MASK方法，利用多核CPU核心空间动态生成密钥并通过芯片内部互连隐式解锁，结合FeFET可重构门抵御逆向工程与移除攻击，显著提升逻辑锁定安全性。
2022-06-16 cs.AR
Hardware Software Optimizations for Fast Model Recovery on Reconfigurable Architectures
IMPACT lab, Arizona State University（IMPACT实验室，亚利桑那州立大学）
MERINDA通过FPGA加速实现高效模型恢复，利用数据流管道和硬件优化，减少时钟周期并提升实时性能。
2025-12-05 cs.AR cs.LG
MINISA: Minimal Instruction Set Architecture for Next-gen Reconfigurable Inference Accelerator
Georgia Institute of Technology（佐治亚理工学院）
MINISA通过虚拟神经元粒度编程，减少芯片外指令流量，提升推理加速器性能，实现高达31.6倍的端到端加速。
2026-03-21 cs.AR cs.PL
An Area-Efficient FPGA Overlay using DSP Block based Time-multiplexed Functional Units
粗粒度覆盖架构通过提供快速编译和类似软件的可编程性来提高FPGA设计效率。由于每个计算内核操作需要一个功能单元，面向吞吐量的空间可配置覆盖通常遭受面积开销。因此，这些覆盖通常具有有限的大小，仅支持相对较小的计算内核，同时消耗相当大的FPGA资源。本文探讨了在内核操作之间共享功能单元以减少面积开销的可能性。我们提出了一个线性互连阵列的时间复用FU作为覆盖架构，减少指令存储和互连资源的要求，它使用了一个完全流水线，架构感知FU设计支持快速上下文切换时间。结果表明，减少高达85%的FPGA资源需求相比，现有的吞吐量为导向的覆盖架构，与工作频率接近的FPGA器件的理论极限。
2016-06-21 cs.AR
Weighing up the new kid on the block: Impressions of using Vitis for HPC software development
可重构计算，特别是FPGA的使用，在高性能计算（HPC）领域具有强大的潜力。然而，到目前为止，在编程这项技术时，传统的高门槛阻碍了广泛采用。为了在HPC等社区推广可重构计算，Xilinx最近发布了第一个版本的Vitis，该平台旨在使FPGA编程更多地成为软件开发而不是硬件设计的问题。然而，一个关键问题是这项技术在多大程度上实现了这一目标，以及工具是否足够成熟，使得软件开发人员使用FPGA来加速他们的代码现在是一个更现实的命题，或者它是否只是增加了现有专家的便利性。为了研究这个问题，我们使用Himeno基准作为探索Vitis平台的工具，用于构建，执行和优化HPC代码，描述该技术的不同步骤和潜在陷阱。这一探索的结果是一个示范，虽然Vitis是一个很好的进步，并大大降低了进入FPGA开发代码的门槛，但它不是一个银弹，对Elastlow风格算法设计的基本理解和对架构的欣赏仍然是在可重构架构上获得良好性能的关键。
2020-10-01 cs.AR cs.DC
Dataflow Optimized Reconfigurable Acceleration for FEM-based CFD Simulations
本文提出了一种基于AMD Alveo U200 FPGA和HLS的数据流优化可重构加速器，用于加速FEM求解Navier-Stokes方程的CFD仿真，相比Vitis-HLS实现性能提升7.9倍，延迟降低45%，功耗降低3.64倍。
2025-04-07 cs.AR physics.flu-dyn
Near Threshold Computation of Partitioned Ring Learning With Error (RLWE) Post Quantum Cryptography on Reconfigurable Architecture
针对基于FPGA的RLWE硬件加速器功耗较高的问题，提出按子组件关键路径分集群、为不同FPGA分区配置对应偏置电压的近阈值计算方案，有效降低功耗且资源占用和吞吐量更优。
2024-05-14 cs.AR cs.CR
Fast and Low-Cost Approximate Multiplier for FPGAs using Dynamic Reconfiguration
本文提出一种基于FPGA动态重配置LUT的近似乘法器，用于机器学习，在INT8精度下相比标准乘法器核节省64%-67%的LUT资源，且精度损失低于0.33%。
2023-10-16 cs.AR
Combined Integer and Floating Point Multiplication Architecture(CIFM) for FPGAs and Its Reversible Logic Implementation
提出了一种基于FPGA的整数浮点乘法器（CIFM）的设计思想。作者建议用小型4x4位乘法器设计的专用24x24乘法器替换FPGA中现有的18x18专用乘法器。还建议对于每个设计有4x 4位乘法器的专用24 x 24位乘法器块，应提供四个冗余4x 4乘法器，以增强自修复性（从故障中恢复）。在所提出的CIFM中，还提供了在运行时间的可重构性，从而导致低功率。提供专用24 × 24位乘法器的主要动机来源于单精度的浮点乘法器需要24 × 24位整数乘法器用于尾数乘法的事实。一个可重新配置的，可自我修复的24x24位乘法器（用4x4位乘法模块实现）将理想地满足这一目的，使FPGA更适合整数以及浮点运算。本文还提出了一种专用的4 × 4位乘法器。此外，近年来，可逆逻辑已经成为一种有前途的技术，其在低功耗CMOS、量子计算、纳米技术和光计算中具有应用。没有可逆逻辑就不可能实现量子计算。因此，本文还提供了所提出的CIFM的可逆逻辑实现。本文设计和提出的可逆CIFM将成为完全可逆FPGA的基础。
2006-10-14 cs.AR
CAMTA: A Reconfigurable Multi-Region Activation Unit for Nonlinear Function Approximation
School of Electronics Engineering, Costa Rica Institute of Technology（电子工程学院，哥斯达黎加理工学院）
本研究提出CAMTA可重构多区域激活单元，用于FPGA和ASIC加速器的非线性函数近似，经实验验证其误差低、资源占用合理，可复用多个非线性函数。
2026-08-05 cs.AR eess.SP
Reconfigurable Computing Challenge: Real-Time Graph Neural Networks for Online Event Selection in Big Science
Institute for Information Processing Technology, Karlsruhe Institute of Technology, Germany（信息处理技术研究所，卡尔斯鲁厄理工学院，德国）；Institute of Experimental Particle Physics, Karlsruhe Institute of Technology, Germany（实验粒子物理学研究所，卡尔斯鲁厄理工学院，德国）
本文提出了一种实时部署动态图神经网络的端到端演示器，用于 Belle II 电磁量能器硬件触发，利用 FPGA fabric 和 AI Engine tiles 实现 290 万事件每秒的吞吐量，减少资源消耗并提升性能。
2026-05-11 cs.AR cs.LG
Reconfigurable co-processor architecture with limited numerical precision to accelerate deep convolutional neural networks
University of Moratuwa（莫拉图瓦大学）
卷积神经网络（CNN）广泛用于深度学习应用，例如视觉系统、机器人等。然而，现有的软件解决方案效率不高。因此，已经提出了许多硬件加速器来优化实现的性能、功率和资源利用。在现有的解决方案中，基于现场可编程门阵列（FPGA）的架构提供了更好的成本-能量-性能权衡以及可扩展性和最小化开发时间。在本文中，我们提出了一种模型无关的可重构协处理架构来加速CNN。我们的体系结构由并行乘法和累加（MAC）单元与高速缓存技术和互连网络，以利用最大的数据并行。与现有的解决方案相比，我们引入有限精度的32位Q格式定点量化的算术表示和操作。因此，我们的架构实现了显著降低资源利用率与竞争力的准确性。此外，我们开发了一个汇编类型的微指令来访问协处理结构，以管理逐层并行，从而使有限的资源重用。最后，我们在Xilinx Virtex 7 FPGA上测试了高达9 x9内核大小的架构，在3x 3内核大小下实现了高达226.2 GOp/S的吞吐量。
2021-08-21 cs.AI cs.AR cs.DC
Callipepla: Stream Centric Instruction Set and Mixed Precision for Accelerating Conjugate Gradient Solver
FPGA处理能力的持续增长加上高带宽存储器（HBM），使得像Xilinx U280这样的系统成为线性求解器的可靠平台，这些线性求解器通常主导着科学和工程应用的运行时间。在本文中，我们提出了Callipepla，一个加速器的预处理共轭梯度线性求解器（CG）。CG的FPGA加速面临三个挑战：（1）如何支持任意问题并动态终止加速处理，（2）如何协调处理模块之间的长向量数据流，以及（3）如何节省片外内存带宽并保持双倍（FP 64）精度准确度。为了解决这三个挑战，我们提出了（1）用于高效流处理和控制的以流为中心的指令集，（2）向量流重用（VSR）和分散式向量流调度，以协调模块之间的向量数据流，并通过双存储器通道设计进一步减少片外存储器访问，以及（3）混合精度方案，以节省带宽而仍然实现有效的双精度的质量解决方案。据我们所知，这是第一个工作，介绍了VSR的概念，片上模块之间的数据重用，以减少不必要的片外访问的FPGA加速器。我们在Xilinx U280 HBM FPGA上实现了加速器原型。我们的评估表明，与Xilinx HPC产品XcgSolver相比，Callipepla实现了3.94倍的加速比，3.36倍的吞吐量和2.94倍的能效。与内存带宽是Callipepla 4倍的NVIDIA A100 GPU相比，我们仍然实现了77%的吞吐量，能源效率提高了3.34倍。该代码可在https://gi…
2022-12-29 cs.AR cs.DC
Reconfigurable computing for Monte Carlo simulations: results and prospects of the Janus project
我们描述Janus，一个大规模并行的基于FPGA的计算机优化自旋玻璃，玻璃状材料的行为的理论模型的模拟。FPGA（与GPU或众核处理器相比）为大规模并行计算提供了一种补充方法。特别是，我们的模型问题是制定在二进制变量，浮点运算可以（几乎）完全避免。FPGA架构允许我们运行许多独立的线程，几乎没有内存访问延迟，因此每个周期更新多达1024个自旋。我们详细描述了Janus，我们总结了这台机器在四年的操作中获得的物理结果;我们讨论了两种类型的物理应用：非常大的系统上的长模拟（试图模仿并提供对实验非平衡动力学的理解），以及使用人工并行回火动力学的低温平衡模拟。我们的非平衡模拟的时间尺度跨越了11个数量级（从皮秒到十分之一秒）。另一方面，我们的平衡模拟是前所未有的，因为达到的温度很低，而且我们已经使大系统达到平衡。一个有限的时间尺度ananterior出现从两组模拟的详细比较。Janus使自旋玻璃模拟成为可能，而这在更传统的架构上需要几十年的时间。本文最后评估了Janus架构未来可能版本的潜力，基于最先进的技术。
2012-04-18 cond-mat.dis-nn cs.AR
Reconfigurable Edge Hardware for Intelligent IDS: Systematic Approach
Institute of Computer Engineering(ITI), Universität zu Lübeck（吕贝克大学计算机工程研究所）
针对边缘环境下智能入侵检测系统的资源受限等挑战，提出基于FPGA的两种可重构实现方案，经对比验证其能效与资源适配性，其中数据流处理器方案性能优于现有最优技术且成本可控，适用于边缘高速场景。
2024-04-13 cs.AR cs.CR cs.LG
Time-Deterministic and Instruction-Dynamic Execution: A field-programmable gate array quantum-control processor
Beijing Academy of Quantum Information Sciences（北京量子信息科学研究院）；State Key Laboratory of Low Dimensional Quantum Physics, Tsinghua University（清华大学低维量子物理国家重点实验室）
TIDE是一款FPGA量子控制处理器，通过分离可修订未来部分与已提交事件流，实现参数和指令结构的运行时自适应，且保障已提交量子控制事件的确定性服务。
2026-11-04 cs.AR quant-ph
