Improving Reliability, Security, and Efficiency of Reconfigurable Hardware Systems
在这篇论文中，我研究的方法，以提高效率，可靠性和安全性的可重构硬件系统，即，介绍了FPGA通过局部动态重构的方法。可重构系统的效率可以通过在FPGA结构上动态加载优化的数据路径来提高。该技术被应用于大型数据库应用程序以及图像和信号处理应用程序的SQL查询加速。重点不仅是性能改进和资源效率，而且能源效率也得到了显著提高。在可靠性方面，研究了针对长任务时间辐射引起的故障和老化效应的对策，并将其应用于基于SRAM-FPGA的卫星系统。最后，为了提高基于FPGA的加密实现的安全性，以防止物理攻击，即，侧通道和故障注入分析以及逆向工程的基础上，提出了利用动态部分重构将静态电路结构转化为动态电路结构的方法。
2018-09-28 cs.AR
A Hybrid Prefetch Scheduling Heuristic to Minimize at Run-Time the Reconfiguration Overhead of Dynamically Reconfigurable Hardware
由于高动态多媒体应用的出现，嵌入式系统需要灵活的平台和运行时间调度支持。动态可重构硬件（DRHW）是一个有前途的候选人，以提供这种灵活性，但目前，没有足够的运行时间调度支持，以处理运行时间重新配置存在。此外，在运行时间执行复杂的调度试探以提供这种支持可能产生过度的运行时间损失。因此，我们已经开发出一种混合设计/运行时间预取启发式，调度在运行时间的重新配置，但在设计时进行调度计算，仔细确定一组接近最佳的时间表，可以选择在运行时间。这种方法提供了运行时间的灵活性，而代价可以忽略不计。
2007-10-25 cs.AR
Reconfigurable Hardware Accelerators: Opportunities, Trends, and Challenges
随着近年来机器学习、语音识别、人工智能、DNA测序等大数据应用的兴起，计算机体系结构研究界正面临着各种数据爆炸的爆发规模。为实现数据密集型计算的高效性，面向最新应用的异构加速器研究已成为计算机体系结构领域的热点问题。目前，异构加速器的实现主要依赖于专用集成电路（ASIC）、图形处理单元（GPU）、现场可编程门阵列（FPGA）等异构计算单元。在上述典型的异构架构中，基于FPGA的可重构加速器具有以下两个优点：第一，FPGA架构包含大量的可重构电路，满足特定应用运行时的高性能和低功耗要求。其次，采用FPGA的可重构结构快速实现原型系统，具有良好的可定制性和可重构性。目前，在计算机体系结构的顶级会议上，涌现出一批基于FPGA或其他可重构体系结构的加速工作。为了更好地回顾近年来可重构计算加速器的相关工作，本综述保留了可重构加速器架构和算法应用的最新高水平研究成果作为基础。本文对可重构加速器的研究热点和关注领域进行了比较，并对可重构加速器的优势、劣势和挑战进行了分析和说明。最后对加速器体系结构的未来发展趋势进行了展望，希望能为计算机体系结构研究者提供参考。
2017-12-13 cs.AR
The Multi-Dataflow Composer Tool: an open-source tool suite for Optimized Coarse-Grain Reconfigurable Hardware Accelerators and Platform Design
现代嵌入式和网络物理系统每天都需要更高的性能、能效和灵活性，以执行多个配置文件和功能，满足不断增长的自适应需求并保持执行效率。这些要求促使设计师采用异构和可重新配置的基板，而这些基板的开发和管理并不那么简单。尽管在许多领域中需要加速和灵活性，但硬件部署和操作的障碍仍然存在，因为需要特定的高级专业知识和技能。相关的挑战有效地解决了利用自动化战略，在某些情况下，如在拟议的工作，利用基于模型的方法。本文重点介绍了多数据流合成器（MDC）工具，旨在解决与粗粒度可重构硬件加速器的设计，优化和操作及其在现代异构衬底中的易于采用相关的问题。详细介绍了MDC的最新功能和改进，并对迄今为止尚未开发的机器人应用领域进行了评估。在Xilinx FPGA板上实现了一个用于机械臂的多轮廓轨迹生成器，以显示在哪些情况下可以应用粗粒度重新配置，哪些可以是MDC允许用户使用的参数和权衡。
2021-03-05 cs.AR
Hardware Abstractions and Hardware Mechanisms to Support Multi-Task Execution on Coarse-Grained Reconfigurable Arrays
特定于域的加速器用于从边缘设备到数据中心的各种计算系统中。粗粒度可重构阵列（CGRA）代表了FPGA的灵活性和ASIC的效率之间的架构中点，并且是在应用领域内服务于多任务工作负载的有希望的候选者。不幸的是，将多个任务调度到CGRA上是具有挑战性的。CGRA缺乏捕获硬件资源的抽象，使得工作负载调度器无法为不同的调度推断性能、能量和利用率。本文首先提出了一种CGRA体系结构，该体系结构能够灵活地划分关键资源，包括全局缓冲存储器容量、全局缓冲内存带宽和计算资源。分区的资源用作硬件抽象，将编译和资源分配解耦。编译器使用这些抽象进行粗粒度的资源映射，调度器使用它们在运行时间进行灵活的资源分配。然后，我们提出了两个硬件机制来支持多任务执行。灵活形状的执行区域通过映射具有不同资源需求的多个任务来提高整体资源利用率。动态部分重新配置（DPR）使CGRA能够在调度器快速做出决策时更新硬件配置。我们表明，我们的抽象可以帮助自动和有效地将多任务工作负载调度到我们的目标CGRA上，并具有高利用率，与一次运行单个任务的基准CGRA相比，多任务云工作负载的吞吐量提高了1.05倍至1.24倍，延迟降低了23-28%，自治系统工作负载的延迟降低了60.8%。
2023-01-02 cs.AR
Higher-Level Hardware Synthesis of The KASUMI Algorithm
可编程逻辑器件（PLD）的尺寸持续增长，并且当前包含数百万个门。与此同时，研究工作正在进入更高层次的硬件综合方法的可重构计算，可以利用PLD技术。在本文中，我们探讨的有效性，并扩展这样的形式化方法在大规模并行算法的设计。我们采取了一个逐步完善的方法，正确的可重构硬件电路的发展正式规格。函数式编程符号用于指定算法和对它们进行推理。通过使用功能分解策略，数据细化技术和基于高阶函数的现成细化的组合来实现规范。现成的改进是受通信顺序进程（CSP）的操作符的启发，并很容易映射到Handel-C（一种硬件描述语言）中的程序。Handel-C描述直接编译成可重构硬件。通过对第三代移动通信安全算法的研究，证明了该方法的实际实现。所研究的算法是KASUM分组密码。在本文中，我们获得了几个硬件实现不同的性能特点，通过应用不同的改进算法。开发的设计编译和测试Celoxica的RC-1000可重构计算机与其200万门Virtex-E FPGA。这些实现的性能分析和评价。
2019-04-07 cs.AR cs.CR cs.DC
Hardware Efficient Accelerator for Spiking Transformer With Reconfigurable Parallel Time Step Computing
本文提出首个低功耗脉冲Transformer硬件加速器，通过IAND修改和全并行tick批处理及时间步可重构架构，实现多时间步并行处理，在28nm工艺下达到3.456 TSOPS和38.334 TSOPS/W能效。
2025-03-25 cs.AR
GRAU: A Generic Runtime-Reconfigurable Activation-Requantization Unit for Quantized Neural Network Accelerators
Ruhr University Bochum, Germany（博德姆鲁尔大学）；Dresden University of Technology, Germany（德累斯顿技术大学）；Center for Scalable Data Analytics and Artificial Intelligence (ScaDS.AI Dresden/Leipzig), Germany（可扩展数据与人工智能中心（ScaDS.AI 德累斯顿/莱比锡））
提出基于分段线性拟合的可重构激活硬件GRAU，用2的幂近似斜率，仅需比较器和1位移位器，支持混合精度量化和SiLU等非线性函数，相比多阈值激活器减少90%以上LUT消耗，在6-8段时达到最佳权衡。
2026-10-20 cs.AI cs.AR
A Partitioning Methodology for Accelerating Applications in Hybrid Reconfigurable Platforms
在本文中，我们提出了一种划分和映射计算密集型应用程序在可重构硬件块的不同粒度的方法。一个通用的混合可重构体系结构被认为是这样的方法可以适用于大量的异构可重构平台。该方法主要包括两个阶段，应用程序的分析和映射到细粒度和粗粒度的硬件资源。还开发了一个由分析、划分和绘图工具组成的原型框架。对于粗粒度可重构硬件，我们使用我们以前开发的高性能粗粒度数据路径。在这项工作中，该方法是使用两个现实世界的应用程序，OFDM发射机和JPEG编码器进行验证。在OFDM发射机的情况下，最大的时钟周期减少82%，相对于在一个所有的细粒度映射解决方案实现。JPEG的相应性能提高了43%。
2007-10-25 cs.AR
A Novel Reconfigurable Hardware Design for Speech Enhancement Based on Multi-Band Spectral Subtraction Involving Magnitude and Phase Components
University of Calcutta（加尔各答大学）
本文提出了一种基于多带谱减法的语音增强的可重构硬件设计方法。我们提出的设计是新颖的，因为它估计环境噪声的语音自适应利用幅度和相位分量的语音频谱。我们通过将噪声语音频谱划分为具有不同信噪比（SNR）的不同非均匀频带并从这些频带中的每一个中减去估计噪声来执行多频带频谱减法。这导致消除了所有频带的高SNR和低SNR信号分量的噪声。我们已经创造了我们提出的语音增强技术作为多带幅度相位谱减法（MBMPSS）。利用现场可编程门阵列（FPGA）的并行逻辑块，实现幅度和相位运算的并行执行，从而在很大程度上提高了系统的吞吐量。我们已经实现了我们的设计在Spartan6 Lx45 FPGA上，并提出了我们的设计的不同块的资源利用率和延迟信息方面的实施结果。据我们所知，这是一种新型的语音增强应用的硬件设计，也是第一次在可重构硬件上实现。我们已经使用基准音频数据的评估所提出的硬件和实验结果表明，我们的硬件表现出更好的SNR值相比，现有的最先进的研究工作。
2015-08-25 cs.AR cs.SD
VSA: Reconfigurable Vectorwise Spiking Neural Network Accelerator
脉冲神经网络（SNN），使边缘设备的低功耗设计，最近吸引了大量的研究。然而，SNN的时间特性导致硬件的高延迟、高带宽和高能耗。在这项工作中，我们提出了一个二进制权重尖峰模型与基于IF的批量归一化小的时间步长和低硬件成本时，直接训练与输入编码层和时空反向传播（STBP）。此外，我们提出了一个矢量硬件加速器，可重新配置为不同的模型，推理时间步长，甚至支持编码层接收多位输入。两层融合机制进一步降低了所需的内存带宽。在MNIST和CIFAR-10数据集上的实现结果表明，该算法仅用8个时间步长就具有竞争力的准确性，并实现了25.9 TOPS/W的功率效率。
2022-05-02 cs.AR
Efficient reconfigurable regions management method for adaptive and dynamic FPGA based systems
基于现场可编程门阵列（FPGA）结构的自适应系统可以从动态部分重构（DPR）提供的高度灵活性中受益。通过使用这种技术，硬件任务可以根据系统要求按需加载和重新加载。在本文中，我们建议使用动态和自适应实现的视频剪切检测应用程序的基础上，MPEG-7的颜色结构描述符（CSD）的DPR。在拟议的实施方案中，对不同的情景进行了测试。根据应用和系统要求，CSD模块可以在任何时间以可变的模块大小（对应于CSD的不同版本）被加载，并且被分配在不同的可能的可重配置区域中。这样的实施需要许多问题，有关的通信，搬迁和可重构的区域管理。我们将演示如何通过使用适当的设计方法成功实现此功能。该方法的提出是为了支持基于DPR FPGA的自适应系统中可变大小硬件任务的管理。它允许有效地处理可重构区域，并重新定位在不同的可能区域中的可重构模块。所考虑的应用程序的实施结果显示了重要的优化配置时间（直到66%）和内存存储（直到87%）和有效的硬件资源利用率（直到90%）。
2018-03-08 cs.AR
Hardware Software Optimizations for Fast Model Recovery on Reconfigurable Architectures
IMPACT lab, Arizona State University（IMPACT实验室，亚利桑那州立大学）
MERINDA通过FPGA加速实现高效模型恢复，利用数据流管道和硬件优化，减少时钟周期并提升实时性能。
2025-12-05 cs.AR cs.LG
Sustainable Hardware Specialization
本文探讨通过可重构逻辑实现可持续硬件专用化，提出分析模型评估用CGRA替代专用加速器的可持续性，发现可显著降低环境足迹。
2024-11-14 cs.AR
A virtually connected probabilistic computer as a solver for higher-order, densely connected, or reconfigurable combinatorial optimisation problems
Quantum Dice Limited（量子骰子公司）；London Centre for Nanotechnology, University College London（伦敦大学学院纳米技术研究中心）；Department of Physics and Astronomy, University College London（伦敦大学学院物理与天文学系）；Mathematical Institute, University of Oxford（牛津大学数学研究所）
本文提出利用虚拟连接硬件解决受拓扑限制的组合优化问题，通过并行化算法提升求解效率，展示概率计算机在解决Erdos-Renyi图退火问题上的优势。
2026-05-07 cs.AR
Building a Reusable and Extensible Automatic Compiler Infrastructure for Reconfigurable Devices
本文提出面向可重构设备的端到端编译框架，利用开源跨平台技术实现 SYCL 到 MLIR、再到 RTL 的 lowering，并通过厂商 crossbar 与主机 CPU 耦合，初步验证了可行性。
2023-12-14 cs.AR
Bitwise Systolic Array Architecture for Runtime-Reconfigurable Multi-precision Quantized Multiplication on Hardware Accelerators
Dresden University of Technology, Germany（德累斯顿理工大学）；Ruhr University Bochum, Germany（博德大学）；Center for Scalable Data Analytics and Artificial Intelligence (ScaDS.AI Dresden/Leipzig), Germany（可扩展数据与人工智能研究中心（ScaDS.AI 德累斯顿/莱比锡））
提出一种运行时可重构的多精度多通道位级脉动阵列，支持混合精度量化神经网络推理，在FPGA上实现1.32-3.57倍加速，最高时钟频率250MHz。
2026-06-24 cs.AI cs.AR
ARENA: Asynchronous Reconfigurable Accelerator Ring to Enable Data-Centric Parallel Computing
由于硬件专业化的趋势和数据驱动应用的出现，下一代HPC和数据中心可能是可重构的和以数据为中心的。在本文中，我们提出了ARENA -一个异步可重构的加速器环架构作为一个潜在的场景，未来的HPC和数据中心将是什么样子。尽管使用粗粒度可重构阵列（CGRAs）作为基板平台，我们的主要贡献不仅是CGRA集群设计本身，而且还集成了一个新的架构和编程模型，使异步任务跨集群的可重构节点，从而使专门的计算数据，而不是相反。我们假设分布式数据存储，而不断言任何关于数据分布的先验知识。当任务发现它所需的大部分数据在当前节点可用时，硬件专门化发生在运行时。换句话说，我们动态生成数据驻留的专用CGRA加速器。通过在由快速环形网络连接的CGRA集群之间循环任务令牌来实现将计算带到数据的异步任务，该任务令牌描述了要为任务执行的数据流图。对不同领域的一组HPC和数据驱动应用程序的评估表明，ARENA可以提供更好的并行可扩展性，减少数据移动（53.9%）。与当代以计算为中心的并行模型相比，ARENA可以带来平均4.37倍的加速比。在45 nm工艺条件下，所合成的CGRA及其任务调度器仅占用2.93mm^2的芯片面积，工作频率为800 MHz，平均功耗为759.8mW。ARENA还支持多应用程序的并发执行，为未来的高性能并行计算和数据分析系统提供理想的架构支持。
2021-04-19 cs.AR cs.DC
Reconfigurable Intelligent Surfaces for THz: Hardware Design and Signal Processing Challenges
本文概述太赫兹可重构智能表面的硬件设计与信号处理挑战，并在TERRAMETA项目框架下初步分析其对链路预算和系统性能的影响。
2024-02-02 cs.AR cs.ET cs.IT
A Reconfigurable Approximate Computing RISC-V Platform for Fault-Tolerant Applications
本文提出基于RISC-V ISA的可重构近似计算嵌入式平台phoeniX，通过核心级近似电路集成和可配置精度-能耗权衡机制，在保持应用精度的同时实现高能效，实验验证了其在图像处理和Dhrystone基准上的优异性能。
2024-10-01 cs.AR
Algorithm and Hardware Co-design for Reconfigurable CNN Accelerator
Imperial College London（帝国理工学院）；University College London（伦敦大学学院）；University of Cambridge（剑桥大学）；Hunan Normal University（湖南师范大学）；Corerain Technologies Ltd.（科瑞斯科技有限公司）
深度神经网络（DNN）算法-硬件协同设计的最新进展已经证明了它们在自动设计神经架构和硬件设计方面的潜力。然而，由于昂贵的训练成本和耗时的硬件实现，它仍然是一个具有挑战性的优化问题，这使得对神经结构和硬件设计的巨大设计空间的探索变得棘手。在本文中，我们证明了我们提出的方法是能够定位设计的帕累托边界。这种能力是由一个新的三阶段协同设计框架实现的，具有以下新功能：（a）将DNN训练与硬件架构和神经架构的设计空间探索解耦，（b）通过在构造搜索单元时考虑硬件特性来提供硬件友好的神经架构空间，（c）采用高斯过程来预测精度，延迟和功耗，以避免耗时的合成和布局布线过程。与手动设计的ResNet 101、InceptionV 2和MobileNetV 2相比，我们可以在ImageNet数据集上实现高达5%的准确性和高达3倍的速度。与其他最先进的协同设计框架相比，我们发现的网络和硬件配置可以实现2% ~ 6%的准确性，2倍~ 26倍的延迟和8.5倍的能源效率。
2021-11-24 cs.AR cs.LG cs.SY
Photonic Reconfigurable Accelerators for Efficient Inference of CNNs with Mixed-Sized Tensors
基于光子微谐振器（MRR）的硬件加速器已被证明可以为处理深度卷积神经网络（CNN）提供破坏性的加速和能效改进。然而，以前的基于MRR的CNN加速器无法为具有混合大小张量的CNN提供有效的适应性。这样的CNN的一个示例是深度可分离的CNN。在这种不灵活的加速器上使用混合大小的张量执行CNN的推理通常会导致硬件利用率低，这会降低加速器可实现的性能和能效。在本文中，我们提出了一种新的方式，在基于MRR的CNN加速器中引入可重构性，以实现加速器硬件组件和使用硬件组件处理的CNN张量之间的大小兼容性的动态最大化。基于加速器中所用硬件组件的布局和相对位置，我们将来自先前工作的最先进的基于MRR的CNN加速器分为两类。然后，我们使用我们的方法在这两个类的加速器中引入可重构性，从而提高它们的并行性，有效映射不同大小，速度和整体能源效率的张量的灵活性。我们评估我们的可重构加速器对三个以前的作品面积比例的前景（所有加速器的硬件面积相等）。我们对四种现代CNN的推理进行的评估表明，与先前工作中基于MRR的加速器相比，我们设计的可重构CNN加速器在每秒帧数（FPS）和FPS/W方面的改进高达1.8倍。
2022-07-12 cs.AI cs.AR cs.CV
Compiler-Driven Simulation of Reconfigurable Hardware Accelerators
Cornell University（康奈尔大学）；Xilinx Inc.（赛灵思公司(西灵克斯公司)）
随着定制的加速器设计越来越受欢迎，以跟上高性能计算的需求，它提出了挑战，现代模拟器设计，以适应这样一个大的各种各样的加速器。现有的模拟器倾向于两个极端：低级和通用的方法，如RTL模拟，可以模拟任何硬件，但需要大量的工作和较长的执行时间;和更高级别的应用程序特定的模型，可以更快，更容易使用，但需要一次性的工程工作。本文提出了一种编译器驱动的仿真工作流程，可以对可配置的硬件加速器进行建模。其核心思想是通过开发一种能够灵活地表示各种硬件结构的中间语言，将结构表示与仿真分离。我们设计的事件队列（EQueue）方言MLIR，方言，可以模拟任意硬件加速器与显式的数据移动和分布式基于事件的控制，我们还实现了一个通用的模拟引擎模型EQueue程序与混合MLIR方言代表不同的抽象层次。我们展示了两个案例研究的Eccile实现的加速器：在现代FPGA的卷积和SIMD处理器的脉动阵列。在前者中，我们表明EQueue模拟是一个国家的最先进的模拟器一样准确，同时提供更高的可扩展性和更低的迭代成本，通过编译器通过。在后者中，我们证明我们的仿真流程可以指导设计人员有效地改善他们的设计使用可视化的仿真输出。
2022-02-01 cs.AR cs.LG cs.PL
Charge-based computing with analogue reconfigurable gates
随着世界进入无处不在的计算时代，对可重构硬件的需求接近能源消耗的基本限制变得越来越迫切。同时，传统模拟和数字设计框架内的缩放驱动性能改进越来越受到基本物理约束的限制。因此，电子设计需要真正的范式转变，以推动技术的下一次大爆发。在这里，我们奠定了一个新的设计模式，融合模拟和数字思维的基础，通过结合数字电子与忆阻器件实现基于电荷的计算;信息处理，其中每一个耗散的电荷计数。这是通过将忆阻器件引入标准逻辑门来实现的，从而使它们可重新配置，并且能够以接近数字的功耗成本执行模拟计算。然后，通过实验演示硬件数据聚类器和模糊“与非”门使用此原理来展示此概念的力量。
2017-09-13 cs.AR cs.ET
Towards Power Efficient DNN Accelerator Design on Reconfigurable Platform
现场可编程门阵列（FPGA）的指数级出现加速了深度神经网络（DNN）硬件实现的研究。在所有DNN处理器中，特定领域的架构，例如Google的张量处理器单元（TPU），已经超过了传统的GPU。然而，在可重构硬件中实现TPU应该强调节能以满足绿色计算的要求。电压缩放是一种流行的节能方法，在FPGA中可能有点关键，因为如果不以适当的方式进行，它可能会导致时序故障。在这项工作中，我们提出了一个超低功耗FPGA实现的TPU边缘应用。我们将TPU的收缩阵列划分为不同的FPGA分区，其中每个分区使用不同的近阈值（NTC）偏置电压来运行其FPGA内核。每个分区的偏置电压粗略计算所提出的静态计划。然而，偏置电压的进一步校准是通过所提出的运行时间方案来完成的。基于乘法累加器（MAC）不同设计路径的最小松弛值的四种聚类算法研究了FPGA的划分。为了克服由NTC引起的定时故障，具有较高最小松弛的MAC被放置在较低电压分区中，并且具有较低最小松弛路径的MAC被放置在较高电压分区中。该架构在商业平台Vivado和学术平台VTR中进行了仿真，Vivado采用Xilinx Artix-7 FPGA，VTR采用22 nm、45 nm、130 nm FPGA。仿真结果证实了电压缩放TPU在FPGA中的实现，也证明了其功率效率。
2022-02-14 cs.AR
A Reconfigurable Streaming Deep Convolutional Neural Network Accelerator for Internet of Things
卷积神经网络（CNN）在图像检测中提供了显著的准确性。为了在物联网（IoT）设备中使用CNN实现图像检测，提出了一种流硬件加速器。所提出的加速器通过避免不必要的数据移动来优化能源效率。通过独特的滤波器分解技术，加速器可以支持任意卷积窗口大小。此外，通过使用单独的池化单元，可以与卷积并行计算最大池化函数，从而实现吞吐量的提高。原型加速器采用TSMC 65 nm技术实现，核心尺寸为5 mm 2。该加速器可以支持主要的CNN，并在350 mW时实现152 GOPS的峰值吞吐量和434 GOPS/W的能效，使其成为智能物联网设备的有前途的硬件加速器。
2017-07-08 cs.AR cs.CV
An FPGA-Based Reconfigurable Accelerator for Convolution-Transformer Hybrid EfficientViT
School of Electronic Science and Engineering, Nanjing University（南京大学电子科学与工程学院）；School of Integrated Circuits, Sun Yat-sen University（中山大学集成电路学院）
本文针对EfficientViT混合架构提出FPGA可重构加速器，通过可重构计算架构和时分复用流水线数据流实现层内与层间融合，在ZCU102上取得780.2 GOPS吞吐量和105.1 GOPS/W能效，显著超越现有工作。
2024-03-29 cs.AR cs.LG
Resource Sharing and Pipelining in Coarse-Grained Reconfigurable Architecture for Domain-Specific Optimization
粗粒度可重构体系结构旨在实现高性能和灵活性的目标。然而，现有的可重构阵列架构需要许多资源，而不考虑特定的应用领域。占用长等待时间和/或大面积的功能资源可以在处理元件之间流水线化和/或共享。因此，对于某些应用领域，可以在不降低性能的情况下有效地降低硬件成本和延迟。我们建议这样的可重构阵列架构模板和设计空间探索流程的特定领域的优化。实验结果表明，我们的方法是更有效的性能和面积相比，现有的可重构架构。
2007-10-25 cs.AR
ViPSN 2.0: A Reconfigurable Battery-free IoT Platform for Vibration Energy Harvesting
本文提出模块化可重构无电池物联网平台ViPSN 2.0，通过支持多种振动能量收集器和能量指示电源管理框架，在能量受限条件下可靠支持从超低功耗信标到高功率远距离通信及间歇图像捕获的多种应用。
2025-07-07 cs.AR
A Novel Method for Soft Error Mitigation in FPGA using Adaptive Cross Parity Code
与专用集成电路（ASIC）相比，现场可编程门阵列（FPGA）在存在辐射和其他环境危害的情况下更容易受到瞬态故障的影响。因此，错误缓解和恢复技术是绝对必要的，以保护FPGA硬件从软错误所产生的，由于这种瞬态故障。提出了一种基于自适应交叉奇偶检验（ACPC）码的FPGA多位纠错方法。ACPC易于实现，所需的解码电路也很简单。在所提出的方案中，总的配置存储器分为两部分。一部分将包含ACPC硬件，它是静态的，并假定不受任何错误的影响。其他部分将存储用于逻辑的二进制文件，其将被保护免受瞬时错误，并且被假定为是动态可重配置的（部分可重配置区域）。来自辅助存储器的二进制文件通过ACPC硬件，并且在进入可重配置部分之前计算用于前向纠错（FEC）字段的位。在运行时场景中，来自配置存储器的动态可重配置部分的数据将被读回并通过ACPC硬件传递。ACPC硬件将在数据进入动态配置存储器之前纠正错误。我们提出了第一种新的瞬态故障校正方法，使用ACPC代码的FPGA。为了验证设计，我们用Kintex FPGA测试了所提出的方法。我们还测量了不同的参数，如关键路线，功耗，开销资源和纠错效率来估计我们提出的方法的性能。
2015-09-23 cs.AR
A Reconfigurable Framework for AI-FPGA Agent Integration and Acceleration
Purdue University（普渡大学）；University of Illinois Urbana-Champaign（伊利诺伊大学厄巴纳-香槟分校）；University of Moratuwa（莫拉图瓦大学）；Stanford University（斯坦福大学）；Istinye University（伊斯提耶大学）
本文提出AI-FPGA代理框架，通过动态分区和硬件卸载实现深度学习推理的高效加速，实验显示在延迟和能效方面优于CPU和GPU。
2026-01-27 cs.AR
Prototyping RISC Based, Reconfigurable Networking Applications in Open Source
在过去的十年中，我们见证了数据中心系统的快速增长，需要新的高度复杂的网络设备。每当引入新的协议或功能时，都需要更新网络基础设施，以及由此带来的不断增加的成本，这是所有数据中心提供商都关心的问题。新一代集成了微处理器和更高带宽接口的片上系统（SoC）是解决这一问题的新兴方案。这些设备允许全新的系统和架构，可以替代现有的网络设备，同时实现无缝的功能更改。在这项工作中，我们探索开源，RISC为基础，SoC架构与高性能网络功能。在NetFPGA-SUME平台上实现了原型结构。除了详细的架构，我们还描述了硬件实现和移植的操作系统的平台。该平台可用于开发实际的网络设备，我们提供了用例示例。
2016-12-16 cs.AR
Reconfigurable Quantum Instruction Set Computers for High Performance Attainable on Hardware
The Hong Kong University of Science and Technology（香港科技大学）；Fudan University（复旦大学）；Shanghai Institute for Mathematics and Interdisciplinary Sciences（上海数学与交叉学科研究院）；Tsinghua University（清华大学）；DAMO Academy, Alibaba Group（阿里巴巴集团达摩院）
本文提出可重构量子指令集计算机（ReQISC），通过统一微架构和编译框架，实现任意2Q门的高效实现，显著减少脉冲持续时间和电路深度。
2026-02-14 cs.AR quant-ph
Reconfigurable Edge Hardware for Intelligent IDS: Systematic Approach
Institute of Computer Engineering(ITI), Universität zu Lübeck（吕贝克大学计算机工程研究所）
针对边缘环境下智能入侵检测系统的资源受限等挑战，提出基于FPGA的两种可重构实现方案，经对比验证其能效与资源适配性，其中数据流处理器方案性能优于现有最优技术且成本可控，适用于边缘高速场景。
2024-04-13 cs.AR cs.CR cs.LG
Physical Analogue Kolmogorov-Arnold Networks based on Reconfigurable Nonlinear-Processing Units
NanoElectronics Group, MESA+ Institute and BRAINS Center for Brain-Inspired Computing, University of Twente（纳米电子组、MESA+研究所和脑启发计算中心、代尔夫特理工大学）；CAES Group and BRAINS Center for Brain-Inspired Computing, University of Twente（CAES组和脑启发计算中心、代尔夫特理工大学）
提出一种基于可重构非线性处理单元（RNPU）的物理模拟KAN架构，通过硬件实现可编程非线性变换，在回归和分类任务中以更少参数达到与MLP相当的精度，并实现约10²-10³倍能效提升和约10倍面积缩减。
2026-06-29 cs.AR cs.ET cs.LG
Trojan-Resilient NTT: Protecting Against Control Flow and Timing Faults on Reconfigurable Platforms
Shiv Nadar University（锡南达尔大学）；University College Cork（科克大学学院）；University of Calcutta（加尔各答大学）
本文提出一种安全的 NTT 架构，能够检测异常延迟、控制流中断和 SASCA，并提供自适应故障修正方法，通过在 Artix-7 FPGA 上的不同 Kyber 变体进行模拟和实现，证明其高效检测和纠正故障的能力，同时仅引入适度的面积和时间开销。
2026-04-26 cs.AR cs.CR
HiAER-Spike Software-Hardware Reconfigurable Platform for Event-Driven Neuromorphic Computing at Scale
Institute for Neural Computation, UC San Diego（神经计算研究所，加州大学圣地亚哥分校）；Fujitsu（富士通）；Forschungszentrum Jülich（吕贝克研究中心）；Qernel AI
HiAER-Spike平台支持执行多达1.6亿神经元和400亿突触的大型脉冲神经网络，通过模块化可重构架构实现高效事件驱动计算，提供Python接口简化神经网络配置与执行。
2026-02-20 cs.AI cs.AR
ReSCom: A Reconfigurable Spiking Neural Network Accelerator Using Stochastic Computing
University of Tehran（德黑兰大学）
提出ReSCom，一种基于随机计算的可重构SNN加速器，通过随机算术降低硬件复杂度，支持IF、LIF和突触神经元模型，在MNIST上达到92.80%准确率，每图仅耗0.05mJ能量。
2026-06-12 cs.AR cs.NE
An Efficient Framework for Floor-plan Prediction of Dynamic Runtime Reconfigurable Systems
可重构系统的一些嵌入式应用领域倾向于将频繁的变化与其工作负载的高性能需求相结合，例如图像处理、可穿戴计算和网络处理器。可重构硬件资源的时间复用提出了许多新的问题，从运行时系统到通常形成可重构硬件操作系统（ROS）的复杂编程模型。操作系统执行联机任务调度并处理资源管理。自适应计算和动态可重构系统面临着许多挑战。一个主要的未充分研究的挑战是估计所需的资源方面的软核，可编程可重构区域（PRR），适当的通信基础设施，并预测一个接近最佳的布局和布局的可重构逻辑结构。其中一些问题是特定于所设计的应用程序的，而另一些问题则更一般，与底层运行时环境有关。运行时间重配置（RTR）的静态资源分配经常导致较差的和不可接受的结果。在本文中，我们提出了一种新的自适应和动态的方法，基于机器学习的方法，预测和估计必要的资源的应用程序的基础上，过去的历史信息。所提出的方法的一个重要特点是，该系统能够学习和概括，因此，预计将提高其准确性随着时间的推移。整个过程的目标是从数据中提取有用的隐藏知识。这些知识是对未知或以前未见过的应用程序所需资源的预测和估计。
2016-09-29 cs.AR cs.OH
FPGA Implementation of a Reconfigurable Viterbi Decoder for WiMAX Receiver
现场可编程门阵列技术（FPGA）是一种高度可配置的选项，可用于在软件定义无线电（SDR）中实现许多复杂的信号处理任务。这些类型的无线电使用高度可配置的硬件平台来实现。卷积码广泛应用于各种数字通信系统中，而在无线通信中，卷积码的译码通常采用维特比算法。这样的解码器是复杂的并且消耗大量的功率。本文介绍了一种适用于WiMAX接收机的低功耗可重构Viterbi译码器，并给出了FPGA实现的VHDL代码。所提出的设计是在Xilinx Virtex-II Pro，XC 2 Vpx 30 FPGA上实现的，使用FPGA Advantage Pro软件包由Mentor Graphics提供，ISE 10.1由Xilinx提供。
2010-07-26 cs.AR
AIM: Accelerating Arbitrary-precision Integer Multiplication on Heterogeneous Reconfigurable Computing Platform Versal ACAP
本文提出 AIM 框架，在 AMD/Xilinx Versal ACAP 异构平台上自动化和优化任意精度整数乘法设计，实验表明其能效最高可达 CPU 的 12.6 倍和 GPU 的 2.1 倍。
2023-09-21 cs.AR
The Blockchain Based Auditor on Secret key Life Cycle in Reconfigurable Platform
网络攻击的日益复杂，高计算系统的漏洞以及对加密技术的日益依赖以保护我们的数字数据，使得保持密钥的安全变得更加重要。密钥上的一些主要问题，如密钥的不正确使用，密钥的不适当存储，密钥的保护不足，密钥的不安全移动，缺乏审计日志，内部威胁和密钥的不销毁可能危及整个安全系统。在这篇文章中，我们提出并实现了一个隔离的秘密密钥存储器，它可以使用区块链（BC）技术加密地记录秘密密钥的生存周期。我们还实现了一个特殊的自定义总线互连，从处理元件（PE）接收自定义密码指令。在密码指令的执行期间，该体系结构确保秘密密钥将永远不会进入处理器区域，并且在由所提出的基于硬件的BC控制的适当认证过程之后，秘密密钥到各个密码核的移动被加密地记录。据我们所知，这是第一个使用基于区块链的解决方案来解决硬件平台中密钥的生存周期问题的工作。我们用于实现所提出的想法的资源使用和时序复杂性的额外成本非常微不足道。我们使用Xilinx Vivado EDA工具和Artix 7 FPGA板。
2020-07-13 cs.AR cs.CR
A Novel Reconfigurable Computing Architecture for Image Signal Processing Using Circuit-Switched NoC and Synchronous Dataflow Model
本文提出了一种新的可重构结构，用于多功能图像信号处理系统。电路交换NoC用于提供互连，因为非TMD链路确保固定的吞吐量，与分组交换NoC相比，这是计算密集型图像处理算法的期望行为。将图像处理算法建模为同步混沌图，为一般计算过程提供了统一的模型。一个图像处理系统被认为是几个时间互斥的算法。因此，它们的卷积图表示可以被认为是一个组，并且可以应用合并算法来生成联合图，同时消除空间冗余以进行面积消耗优化。在联合图已经在NoC上被映射和路由之后，通过适当地设置NoC拓扑，可重构系统可以被配置为其目标图像处理算法中的任一个。实验结果表明，与非可重构实现相比，具有两个图像处理应用的演示可重构系统节省了26.4%的硬件资源。
2013-10-12 cs.AR
Hardware Functional Obfuscation With Ferroelectric Active Interconnects
在硬件安全中，通常使用欺骗老化门技术来防止逆向工程。通过添加虚拟触点的布局级封装确保了一定程度的保护，以防止提取正确的网表。对于具有相同布局的多功能逻辑的阈值电压操纵也被引入用于功能混淆。所有这些技术都是以电路复杂性为代价实现的，并且具有显著的面积、能量和延迟代价。在本文中，我们提出了一种有效的硬件加密技术，以最小的复杂性和开销的基础上铁电场效应晶体管（FeFET）的主动互连。有源互连通过利用FeFET的阈值电压可编程性来提供运行时可重新配置的反相器缓冲器逻辑。我们的方法只利用两个FeFET和一个反相器来实现掩蔽功能相比，最近的可重构逻辑门实现使用几个FeFET和复杂的差分逻辑。我们制作的电路和演示的功能。在IC中明智地放置所提出的逻辑，使其充当硬件加密密钥，并能够在不影响关键路线定时延迟的情况下对功能输出进行编码和解码。此外，我们实现了可比的加密概率与有限数量的加密单元。此外，我们展示了一个可重构逻辑的外围编程方案，通过重用现有的扫描链逻辑，从而避免了需要专门的编程逻辑和电路的密钥位分布。我们的分析表明，平均加密概率为97.43%，最关键路径/100个关键路线延迟之和增加了2.24%/ 3.67%。
2022-04-25 cs.AR cs.ET
A Dynamic Overlay Supporting Just-In-Time Assembly to Construct Customized Hardware Accelerators
阻止程序员使用FPGA的障碍包括需要在供应商特定的CAD工具中工作，硬件编程模型的知识，以及通过综合，布局和布线来传递每个设计的要求。在这项工作中，一个动态的覆盖设计，以支持准时组装组成硬件运营商，以构建完整的加速器。硬件操作符是预合成的比特流，并且可以在运行时下载到部分可重构（PR）区域。
2016-03-03 cs.AR
Self-Adaptive Reconfigurable Arrays (SARA): Using ML to Assist Scaling GEMM Acceleration
Georgia Tech（佐治亚理工学院）；NVIDIA（英伟达）
随着深度神经网络（DNN）模型在层形状和尺寸方面的多样性增加，研究界一直在研究柔性/可重构加速器衬底。这条研究路线带来了两个挑战。第一个是确定加速器阵列内的适当灵活性，该灵活性可以权衡性能优势与可重新配置性的面积开销。第二个是能够为当前DNN模型和/或层确定正确的阵列配置，并在运行时重新配置加速器。这项工作介绍了一类新的加速器，我们称之为自适应可重构阵列（SARA）。SARA架构包括可重新配置的阵列和能够在运行时确定阵列的优化配置的硬件单元。我们演示了一个实例的SARA与加速器，我们称之为SAGAR，它引入了一种新的可重构脉动阵列，可以配置为工作作为一个分布式集合的各种大小的较小的阵列或作为一个单一的阵列具有灵活的纵横比。我们还开发了一种新的推荐神经网络，称为ADAPTNET，它建议一个阵列配置和当前层参数的最低。ADAPTNET在集成的定制硬件ADAPTNETX上运行，该硬件在运行时运行ADAPTNET并重新配置阵列，使整个加速器自给自足。SAGAR能够提供与作为分布式系统工作的1024个4x 4阵列的集合相同的映射灵活性，同时实现3.5倍的功率效率和3.2倍的计算密度。此外，根据ADAPTNET推荐的参数实现的运行时间是最佳可实现运行时间的99.93%。
2022-04-23 cs.AR cs.LG
An Overview of FPGA-inspired Obfuscation Techniques
本文综述了FPGA启发的可重构硬件混淆技术，分析其开销、抗攻击能力及分类，并与逻辑锁定技术比较，指出硬件评估挑战和未来研究方向。
2023-05-25 cs.AR cs.CR
SNRA: A Spintronic Neuromorphic Reconfigurable Array for In-Circuit Training and Evaluation of Deep Belief Networks
University of Central Florida（中佛罗里达大学）
在本文中，自旋电子神经形态可重构阵列（SNRA）的发展融合在一起的功率效率的概率和现场可编程确定性计算在训练和评估阶段的限制玻尔兹曼机（RBM）。首先，使用概率自旋逻辑器件来开发RBM实现，该RBM实现适于构造具有一个至三个隐藏层的深度置信网络（DBN），每个隐藏层的大小为10至800个神经元。其次，我们设计了一个硬件实现的对比发散（CD）算法，使用四状态有限状态机能够在N+3个时钟的无监督训练，其中N表示在每个RBM神经元的数量。我们提出的CD硬件实现的功能验证使用ModelSim模拟。我们综合开发的Verilog HDL实现我们提出的测试/训练控制电路的各种DBN拓扑结构的最大RBM尺寸产生的资源利用率范围从51到2,421查找表（LUT）。接下来，我们利用基于自旋霍尔效应（SHE）-磁性隧道结（MTJ）的非易失性LUT电路作为存储确定性逻辑配置的基于静态随机存取存储器（SRAM）的LUT的替代方案，以形成可重新配置的结构。最后，我们比较了我们提出的SNRA与基于SRAM的可配置结构的性能，重点是用于实现CD和评估模式的LUT所引起的面积和功耗。所获得的结果表明，超过80%的组合动态和静态功耗降低，同时实现至少50%的器件数量减少。
2019-01-08 cs.AR cs.ET cs.LG
