An Energy-Efficient and Runtime-Reconfigurable FPGA-Based Accelerator for Robotic Localization Systems
同时定位与地图构建（SLAM）估计智能体的轨迹并构建地图，而定位是从无人机、AR、VR到自动驾驶汽车等所有计算规模的自主机器的基本核心。在这项工作中，我们提出了一个节能和运行时可重构的基于FPGA的机器人定位加速器。我们利用特定于SRAM的数据局部性，稀疏性，重用和并行性，并实现了超过5倍的性能提升。特别是，我们的设计可以根据环境在运行时重新配置，以节省功耗，同时保持准确性和性能。
2022-04-15 cs.AR
Photonic Reconfigurable Accelerators for Efficient Inference of CNNs with Mixed-Sized Tensors
基于光子微谐振器（MRR）的硬件加速器已被证明可以为处理深度卷积神经网络（CNN）提供破坏性的加速和能效改进。然而，以前的基于MRR的CNN加速器无法为具有混合大小张量的CNN提供有效的适应性。这样的CNN的一个示例是深度可分离的CNN。在这种不灵活的加速器上使用混合大小的张量执行CNN的推理通常会导致硬件利用率低，这会降低加速器可实现的性能和能效。在本文中，我们提出了一种新的方式，在基于MRR的CNN加速器中引入可重构性，以实现加速器硬件组件和使用硬件组件处理的CNN张量之间的大小兼容性的动态最大化。基于加速器中所用硬件组件的布局和相对位置，我们将来自先前工作的最先进的基于MRR的CNN加速器分为两类。然后，我们使用我们的方法在这两个类的加速器中引入可重构性，从而提高它们的并行性，有效映射不同大小，速度和整体能源效率的张量的灵活性。我们评估我们的可重构加速器对三个以前的作品面积比例的前景（所有加速器的硬件面积相等）。我们对四种现代CNN的推理进行的评估表明，与先前工作中基于MRR的加速器相比，我们设计的可重构CNN加速器在每秒帧数（FPS）和FPS/W方面的改进高达1.8倍。
2022-07-12 cs.AI cs.AR cs.CV
MARCA: Mamba Accelerator with ReConfigurable Architecture
Shanghai Jiao Tong University（上海交通大学）；Infinigence-AI（智源人工智能）
本研究提出可重构架构的Mamba加速器MARCA，通过三类创新设计，在不同规模Mamba模型上实现了远超CPU和GPU的加速比与能效提升。
2024-09-16 cs.AI cs.AR
HURRY: Highly Utilized, Reconfigurable ReRAM-based In-situ Accelerator with Multifunctionality
针对传统ReRAM加速器时空利用率不足的问题，提出可重构多功能原位加速器HURRY，通过块激活方案与集成多种功能块提升时空利用率，实现最高3.35倍加速及显著的能效与面积效率提升。
2024-09-25 cs.AR
A Reconfigurable Streaming Deep Convolutional Neural Network Accelerator for Internet of Things
卷积神经网络（CNN）在图像检测中提供了显著的准确性。为了在物联网（IoT）设备中使用CNN实现图像检测，提出了一种流硬件加速器。所提出的加速器通过避免不必要的数据移动来优化能源效率。通过独特的滤波器分解技术，加速器可以支持任意卷积窗口大小。此外，通过使用单独的池化单元，可以与卷积并行计算最大池化函数，从而实现吞吐量的提高。原型加速器采用TSMC 65 nm技术实现，核心尺寸为5 mm 2。该加速器可以支持主要的CNN，并在350 mW时实现152 GOPS的峰值吞吐量和434 GOPS/W的能效，使其成为智能物联网设备的有前途的硬件加速器。
2017-07-08 cs.AR cs.CV
VSA: Reconfigurable Vectorwise Spiking Neural Network Accelerator
脉冲神经网络（SNN），使边缘设备的低功耗设计，最近吸引了大量的研究。然而，SNN的时间特性导致硬件的高延迟、高带宽和高能耗。在这项工作中，我们提出了一个二进制权重尖峰模型与基于IF的批量归一化小的时间步长和低硬件成本时，直接训练与输入编码层和时空反向传播（STBP）。此外，我们提出了一个矢量硬件加速器，可重新配置为不同的模型，推理时间步长，甚至支持编码层接收多位输入。两层融合机制进一步降低了所需的内存带宽。在MNIST和CIFAR-10数据集上的实现结果表明，该算法仅用8个时间步长就具有竞争力的准确性，并实现了25.9 TOPS/W的功率效率。
2022-05-02 cs.AR
Bifrost: End-to-End Evaluation and Optimization of Reconfigurable DNN Accelerators
University of Glasgow（格拉斯哥大学）
深度神经网络（DNN）的可重构加速器有望改善推理延迟等性能。STONNE是第一个可重构DNN推理加速器的周期精确模拟器，允许探索加速器设计和配置空间。然而，在STONNE中准备用于评估的模型和探索配置空间是一个手动的开发时间消耗过程，这是研究的障碍。本文介绍了Bifrost，这是一个用于评估和优化可重构DNN推理加速器的端到端框架。Bifrost作为STONNE的前端运行，并利用TVM深度学习编译器堆栈来解析模型并自动卸载加速计算。我们讨论了Bifrost的优势，石头和其他工具，并评估使用Bifrost的MAERI和SIGMA架构。此外，Bifrost还引入了一个利用AutoTVM的模块，可以有效地探索加速器设计和低映射空间，以优化性能。通过调整MAERI架构并为AlexNet生成高效的低层映射，获得卷积层的平均加速比$50\times$和全连接层的平均加速比$11\times$来证明这一点。我们的代码可在www.github.com/gicLAB/bifrost上获得。
2022-04-26 cs.AR cs.DC cs.LG
Hyft: A Reconfigurable Softmax Accelerator with Hybrid Numeric Format for both Training and Inference
Hyft提出一种混合数值格式的可重构Softmax加速器，通过为不同非线性运算自适应选择最合适的数值格式，在训练和推理中实现硬件资源利用率降低10倍、处理延迟降低6倍，且几乎不影响Transformer精度。
2024-09-04 cs.AR
Supporting Dynamic Control-Flow Execution for Runtime Reconfigurable Processors
Karlsruhe Institute of Technology（卡尔斯鲁厄理工学院）
本文提出了一种支持运行时可重构处理器微码中动态控制流执行的方法，通过支持循环、条件跳转和异常处理，提升了计算密集型应用在可重构处理器上的执行效率，相比通用处理器有显著加速。
2026-05-20 cs.AR
Hardware Efficient Accelerator for Spiking Transformer With Reconfigurable Parallel Time Step Computing
本文提出首个低功耗脉冲Transformer硬件加速器，通过IAND修改和全并行tick批处理及时间步可重构架构，实现多时间步并行处理，在28nm工艺下达到3.456 TSOPS和38.334 TSOPS/W能效。
2025-03-25 cs.AR
The Multi-Dataflow Composer Tool: an open-source tool suite for Optimized Coarse-Grain Reconfigurable Hardware Accelerators and Platform Design
现代嵌入式和网络物理系统每天都需要更高的性能、能效和灵活性，以执行多个配置文件和功能，满足不断增长的自适应需求并保持执行效率。这些要求促使设计师采用异构和可重新配置的基板，而这些基板的开发和管理并不那么简单。尽管在许多领域中需要加速和灵活性，但硬件部署和操作的障碍仍然存在，因为需要特定的高级专业知识和技能。相关的挑战有效地解决了利用自动化战略，在某些情况下，如在拟议的工作，利用基于模型的方法。本文重点介绍了多数据流合成器（MDC）工具，旨在解决与粗粒度可重构硬件加速器的设计，优化和操作及其在现代异构衬底中的易于采用相关的问题。详细介绍了MDC的最新功能和改进，并对迄今为止尚未开发的机器人应用领域进行了评估。在Xilinx FPGA板上实现了一个用于机械臂的多轮廓轨迹生成器，以显示在哪些情况下可以应用粗粒度重新配置，哪些可以是MDC允许用户使用的参数和权衡。
2021-03-05 cs.AR
Self-Adaptive Reconfigurable Arrays (SARA): Using ML to Assist Scaling GEMM Acceleration
Georgia Tech（佐治亚理工学院）；NVIDIA（英伟达）
随着深度神经网络（DNN）模型在层形状和尺寸方面的多样性增加，研究界一直在研究柔性/可重构加速器衬底。这条研究路线带来了两个挑战。第一个是确定加速器阵列内的适当灵活性，该灵活性可以权衡性能优势与可重新配置性的面积开销。第二个是能够为当前DNN模型和/或层确定正确的阵列配置，并在运行时重新配置加速器。这项工作介绍了一类新的加速器，我们称之为自适应可重构阵列（SARA）。SARA架构包括可重新配置的阵列和能够在运行时确定阵列的优化配置的硬件单元。我们演示了一个实例的SARA与加速器，我们称之为SAGAR，它引入了一种新的可重构脉动阵列，可以配置为工作作为一个分布式集合的各种大小的较小的阵列或作为一个单一的阵列具有灵活的纵横比。我们还开发了一种新的推荐神经网络，称为ADAPTNET，它建议一个阵列配置和当前层参数的最低。ADAPTNET在集成的定制硬件ADAPTNETX上运行，该硬件在运行时运行ADAPTNET并重新配置阵列，使整个加速器自给自足。SAGAR能够提供与作为分布式系统工作的1024个4x 4阵列的集合相同的映射灵活性，同时实现3.5倍的功率效率和3.2倍的计算密度。此外，根据ADAPTNET推荐的参数实现的运行时间是最佳可实现运行时间的99.93%。
2022-04-23 cs.AR cs.LG
ARMAN: A Reconfigurable Monolithic 3D Accelerator Architecture for Convolutional Neural Networks
针对不同CNN模型对加速器架构需求各异的问题，提出基于M3D技术的可重构脉动阵列加速器ARMAN，通过灵活配置实现功耗、能量和性能的优化，在多个基准上实现最高2倍、2.24倍、1.48倍和2倍的改进。
2024-02-06 cs.AR cs.ET
RPCAcc: A High-Performance and Reconfigurable PCIe-attached RPC Accelerator
本文提出软硬件协同设计的RPC网卡上加速器RPCAcc，通过PCIe互连实现可重构RPC内核卸载，引入三项技术应对PCIe挑战，相比基线序列化时间降低3.2倍，端到端吞吐量提升2.6倍。
2024-11-18 cs.AR
ARENA: Asynchronous Reconfigurable Accelerator Ring to Enable Data-Centric Parallel Computing
由于硬件专业化的趋势和数据驱动应用的出现，下一代HPC和数据中心可能是可重构的和以数据为中心的。在本文中，我们提出了ARENA -一个异步可重构的加速器环架构作为一个潜在的场景，未来的HPC和数据中心将是什么样子。尽管使用粗粒度可重构阵列（CGRAs）作为基板平台，我们的主要贡献不仅是CGRA集群设计本身，而且还集成了一个新的架构和编程模型，使异步任务跨集群的可重构节点，从而使专门的计算数据，而不是相反。我们假设分布式数据存储，而不断言任何关于数据分布的先验知识。当任务发现它所需的大部分数据在当前节点可用时，硬件专门化发生在运行时。换句话说，我们动态生成数据驻留的专用CGRA加速器。通过在由快速环形网络连接的CGRA集群之间循环任务令牌来实现将计算带到数据的异步任务，该任务令牌描述了要为任务执行的数据流图。对不同领域的一组HPC和数据驱动应用程序的评估表明，ARENA可以提供更好的并行可扩展性，减少数据移动（53.9%）。与当代以计算为中心的并行模型相比，ARENA可以带来平均4.37倍的加速比。在45 nm工艺条件下，所合成的CGRA及其任务调度器仅占用2.93mm^2的芯片面积，工作频率为800 MHz，平均功耗为759.8mW。ARENA还支持多应用程序的并发执行，为未来的高性能并行计算和数据分析系统提供理想的架构支持。
2021-04-19 cs.AR cs.DC
An FPGA-Based Reconfigurable Accelerator for Convolution-Transformer Hybrid EfficientViT
School of Electronic Science and Engineering, Nanjing University（南京大学电子科学与工程学院）；School of Integrated Circuits, Sun Yat-sen University（中山大学集成电路学院）
本文针对EfficientViT混合架构提出FPGA可重构加速器，通过可重构计算架构和时分复用流水线数据流实现层内与层间融合，在ZCU102上取得780.2 GOPS吞吐量和105.1 GOPS/W能效，显著超越现有工作。
2024-03-29 cs.AR cs.LG
CARLA: A Convolution Accelerator with a Reconfigurable and Low-Energy Architecture
卷积神经网络（CNN）已被证明是非常准确的图像识别，甚至超过人类的识别能力。当部署在电池供电的移动设备上时，需要高效的计算机体系结构来实现昂贵的卷积运算的快速且节能的计算。尽管最近在CNN的硬件加速器设计方面取得了进展，但两个主要问题尚未得到有效解决，特别是当卷积层具有高度多样化的结构时：（1）最大限度地减少耗能的片外DRAM数据移动;（2）最大限度地提高处理资源的利用率以执行卷积。因此，这项工作提出了一种节能的架构，配备了几个优化的卷积神经网络，以支持现代CNN的结构多样性。通过实现VGGNet-16和ResNet-50的卷积层来评估所提出的方法。结果表明，该架构对于大多数3x 3和1x 1卷积层实现了98%的处理元素（PE）利用率，同时在执行VGGNet-16和ResNet-50卷积层时将延迟分别限制为396.9 ms和92.7 ms。此外，所提出的架构受益于ResNet-50中的结构化稀疏性，当一半的通道被修剪时，将延迟降低到42.5 ms。
2020-10-01 cs.AR
VIKIN: A Reconfigurable Accelerator for KANs and MLPs with Two-Stage Sparsity Support
The Hong Kong University of Science and Technology（香港科技大学）；Monash University（莫纳什大学）；Shenzhen Institutes of Advanced Technology, Chinese Academy of Sciences（中国科学院深圳先进技术研究院）
VIKIN是一种支持KAN和MLP的可重构加速器，通过双阶段稀疏性支持和流水执行模式，实现KAN处理效率提升和MLP吞吐量增强，实验表明其在准确率和能效方面均优于现有方案。
2026-03-01 cs.AR
Sustainable Hardware Specialization
本文探讨通过可重构逻辑实现可持续硬件专用化，提出分析模型评估用CGRA替代专用加速器的可持续性，发现可显著降低环境足迹。
2024-11-14 cs.AR
InTAR: Inter-Task Auto-Reconfigurable Accelerator Design for High Data Volume Variation in DNNs
University of California, Los Angeles（加州大学洛杉矶分校）；University of California, San Diego（加州大学圣地亚哥分校）
针对DNNs高数据量变化导致FPGA加速器流水线停顿或频繁片外访存的问题，提出InTAR加速器设计方法，通过在电路设计前静态调度自动切换执行模式，在减少资源开销的同时实现高计算效率与能效。
2025-04-04 cs.AR cs.LG
A multithread AES accelerator for Cyber-Physical Systems
针对CPS中密码学任务，提出一种基于标记数据流模型的可重构FPGA多线程AES加速器，支持不同密钥长度，相比非可重构方案更节省资源与能耗，同时保持高性能与灵活性。
2023-06-19 cs.AR
A complete discussion on fully reconfigurable, digital, scalable, graph and sparsity-aware near-memory accelerator for graph neural networks
The University of Texas At Austin（德克萨斯大学奥斯汀分校）
提出一种无DAC/ADC的可扩展近内存计算架构NEM-GNN，通过早期计算终止、预计算和图与稀疏感知的聚合机制，显著提升图神经网络的性能、能效和计算密度。
2026-06-20 cs.AR
Compiler-Driven Simulation of Reconfigurable Hardware Accelerators
Cornell University（康奈尔大学）；Xilinx Inc.（赛灵思公司(西灵克斯公司)）
随着定制的加速器设计越来越受欢迎，以跟上高性能计算的需求，它提出了挑战，现代模拟器设计，以适应这样一个大的各种各样的加速器。现有的模拟器倾向于两个极端：低级和通用的方法，如RTL模拟，可以模拟任何硬件，但需要大量的工作和较长的执行时间;和更高级别的应用程序特定的模型，可以更快，更容易使用，但需要一次性的工程工作。本文提出了一种编译器驱动的仿真工作流程，可以对可配置的硬件加速器进行建模。其核心思想是通过开发一种能够灵活地表示各种硬件结构的中间语言，将结构表示与仿真分离。我们设计的事件队列（EQueue）方言MLIR，方言，可以模拟任意硬件加速器与显式的数据移动和分布式基于事件的控制，我们还实现了一个通用的模拟引擎模型EQueue程序与混合MLIR方言代表不同的抽象层次。我们展示了两个案例研究的Eccile实现的加速器：在现代FPGA的卷积和SIMD处理器的脉动阵列。在前者中，我们表明EQueue模拟是一个国家的最先进的模拟器一样准确，同时提供更高的可扩展性和更低的迭代成本，通过编译器通过。在后者中，我们证明我们的仿真流程可以指导设计人员有效地改善他们的设计使用可视化的仿真输出。
2022-02-01 cs.AR cs.LG cs.PL
ReSCom: A Reconfigurable Spiking Neural Network Accelerator Using Stochastic Computing
University of Tehran（德黑兰大学）
提出ReSCom，一种基于随机计算的可重构SNN加速器，通过随机算术降低硬件复杂度，支持IF、LIF和突触神经元模型，在MNIST上达到92.80%准确率，每图仅耗0.05mJ能量。
2026-06-12 cs.AR cs.NE
SpiDR: A Reconfigurable Digital Compute-in-Memory Spiking Neural Network Accelerator for Event-based Perception
针对现有SNN加速器适应性差、Vmem处理低效及稀疏优化不足的问题，提出可重构数字存内计算加速器SpiDR，支持多精度与零跳过，在65nm工艺下实现5 TOPS/W能效。
2024-11-05 cs.AR cs.LG cs.NE
MINISA: Minimal Instruction Set Architecture for Next-gen Reconfigurable Inference Accelerator
Georgia Institute of Technology（佐治亚理工学院）
MINISA通过虚拟神经元粒度编程，减少芯片外指令流量，提升推理加速器性能，实现高达31.6倍的端到端加速。
2026-03-21 cs.AR cs.PL
A Reconfigurable and Representation-Adaptive ISA-Based Architecture for Efficient DNN Acceleration
Khalifa University（哈利法大学）；University of Patras（帕特雷大学）
研究针对特定领域硬件加速器缺乏适应性、通用ISA方案效率低的问题，引入面向机器学习的指令集架构和可重构硬件平台，结合高效与灵活，展示其在效率与可编程性间的优势。
2026-07-07 cs.AR
Towards Power Efficient DNN Accelerator Design on Reconfigurable Platform
现场可编程门阵列（FPGA）的指数级出现加速了深度神经网络（DNN）硬件实现的研究。在所有DNN处理器中，特定领域的架构，例如Google的张量处理器单元（TPU），已经超过了传统的GPU。然而，在可重构硬件中实现TPU应该强调节能以满足绿色计算的要求。电压缩放是一种流行的节能方法，在FPGA中可能有点关键，因为如果不以适当的方式进行，它可能会导致时序故障。在这项工作中，我们提出了一个超低功耗FPGA实现的TPU边缘应用。我们将TPU的收缩阵列划分为不同的FPGA分区，其中每个分区使用不同的近阈值（NTC）偏置电压来运行其FPGA内核。每个分区的偏置电压粗略计算所提出的静态计划。然而，偏置电压的进一步校准是通过所提出的运行时间方案来完成的。基于乘法累加器（MAC）不同设计路径的最小松弛值的四种聚类算法研究了FPGA的划分。为了克服由NTC引起的定时故障，具有较高最小松弛的MAC被放置在较低电压分区中，并且具有较低最小松弛路径的MAC被放置在较高电压分区中。该架构在商业平台Vivado和学术平台VTR中进行了仿真，Vivado采用Xilinx Artix-7 FPGA，VTR采用22 nm、45 nm、130 nm FPGA。仿真结果证实了电压缩放TPU在FPGA中的实现，也证明了其功率效率。
2022-02-14 cs.AR
Shenjing: A low power reconfigurable neuromorphic accelerator with partial-sum and spike networks-on-chip
下一波设备上的人工智能可能需要节能的深度神经网络。脑激励脉冲神经网络（SNN）已被确定为一个有前途的候选人。不需要乘法器就能显著降低能耗。对于设备上的应用，除了计算之外，通信也会产生大量的能量和时间。在本文中，我们提出了Shenjing，一个可配置的SNN架构，完全暴露所有片上通信的软件，使软件映射的SNN模型具有高精度，低功耗。与TrueNorth等先前的SNN架构不同，Shenjing不需要对映射进行任何模型修改和重新训练。我们表明，传统的人工神经网络（ANN），如多层感知器，卷积神经网络，以及最新的残留神经网络可以成功地映射到深井，实现与SNN的能源效率的ANN。对于使用多层感知器的MNIST推理问题，我们能够实现96%的准确度，同时使用10个Shenjing核心仅消耗1.26mW。
2019-11-25 cs.AR cs.ET cs.NE
VWR2A: A Very-Wide-Register Reconfigurable-Array Architecture for Low-Power Embedded Devices
边缘计算需要高性能的节能嵌入式系统。固定功能或自定义加速器（如FFT或FIR滤波器引擎）在针对给定约束集实现特定功能方面非常有效。但是，当面临应用程序范围的优化或功能升级时，它们是不灵活的。相反，可编程内核提供了更高的灵活性，但通常会在面积、性能以及最重要的能耗方面带来损失。在本文中，我们提出了VWR2A，一种集成了高计算密度和低功耗存储器结构（即，非常宽的寄存器和暂存存储器）。VWR2A缩小了能隙，在FFT内核上具有与FFT加速器相似或更好的性能。此外，VWR2A的灵活性允许加速多个内核，从而在应用程序级别显著节省能源。
2022-06-02 cs.AR
Dynamically Reconfigurable Variable-precision Sparse-Dense Matrix Acceleration in Tensorflow Lite
University of Linköping（林雪平大学）；Centro de Electronica Industrial, UPM（马德里理工大学工业电子中心）
本文提出动态可重构加速器 FADES，集成于 TensorFlow Lite，通过 int8/float 精度切换在资源受限 SoC 上实现稀疏与稠密矩阵加速，性能优于脉动阵列并较 NEON RUY 库最高加速 20 倍。
2023-04-17 cs.AI cs.AR
A Reconfigurable Stream-Based FPGA Accelerator for Bayesian Confidence Propagation Neural Networks
本文针对BCPNN在CPU/GPU上运行慢、能耗高的问题，基于Xilinx Vitis HLS设计可重构流式FPGA加速器，实现较A100更高速度与显著能效提升。
2025-03-03 cs.AR cs.NE
Demystifying the 7-D Convolution Loop Nest for Data and Instruction Streaming in Reconfigurable AI Accelerators
本文提出以硬件为中心的 7 维卷积循环嵌套流式映射框架，在 MAVeC 上实现 VGG-16 全模型推理，PE 利用率超 90%，吞吐量达 1.56 TFLOPs/sec。
2025-07-27 cs.AR
Reconfigurable Distributed FPGA Cluster Design for Deep Learning Accelerators
Illinois Institute of Technology（伊利诺伊理工大学）；Embedded Computing and Signal Processing (ECASP) Research Laboratory（嵌入式计算与信号处理（ECASP）研究实验室）
本文提出一种基于低功耗嵌入式FPGA的可重构分布式集群，用于探索深度学习工作负载的分布式调度优化，通过流水线结构和资源手动分配在延迟与功耗效率方面获得最佳性能。
2023-05-24 cs.AR cs.DC cs.LG
MxGLUT: A Reconfigurable LUT-Centric Broadcast Dataflow Accelerator for Mixed-Precision GEMM
University of Macau（澳门大学）；Guangdong Institute of Intelligence Science and Technology（广东省智能科学技术研究院）
提出MxGLUT，一种基于可重构LUT中心广播数据流的混合精度GEMM加速器，通过统一LUT计算机制支持FP8-INT4和FP8-FP8，消除独立FP数据路径，在预填充和解码阶段分别实现2.16倍和1.49倍延迟加速，面积和能效显著提升。
2026-07-03 cs.AR
Designing Efficient and High-performance AI Accelerators with Customized STT-MRAM
Auburn University（奥本大学）
在本文中，我们展示了高效和高性能的AI/深度学习加速器的设计与定制的STT-MRAM和可重新配置的核心。基于模型驱动的详细设计空间探索，我们提出了一种创新的暂存器辅助片上STT-MRAM的高性能加速器的缓冲系统的设计方法。使用AI模型权重和激活图的存储器占用时间的解析导出的表达式，STT-MRAM的易失性利用热稳定性因子的工艺和温度变化感知缩放来调整，以优化STT-MRAM的保留时间、能量、读/写延迟和面积。通过分析现代AI工作负载和14 nm技术中的加速器实现，我们验证了我们设计的STT-MRAM STT-AI AI加速器的有效性。与基于SRAM的实现相比，STT-AI加速器在等精度下实现了75%的面积和3%的功耗节省。此外，与宽松的位出错率和可忽略的AI精度权衡，所设计的STT-AI超加速器实现了75.4%，和3.5%的节省面积和功率，分别超过常规的基于SRAM的加速器。
2021-04-06 cs.AI cs.AR
FEATHER: A Reconfigurable Accelerator with Data Reordering Support for Low-Cost On-Chip Dataflow Switching
Georgia Institute of Technology（佐治亚理工学院）；IBM Research（IBM研究院）
FEATHER通过Nest空间数组和BIRRD多阶段缩减网络实现灵活的数据重排，支持无缝切换最优数据流，提升推理延迟和能效。
2024-05-21 cs.AR
Algorithm and Hardware Co-design for Reconfigurable CNN Accelerator
Imperial College London（帝国理工学院）；University College London（伦敦大学学院）；University of Cambridge（剑桥大学）；Hunan Normal University（湖南师范大学）；Corerain Technologies Ltd.（科瑞斯科技有限公司）
深度神经网络（DNN）算法-硬件协同设计的最新进展已经证明了它们在自动设计神经架构和硬件设计方面的潜力。然而，由于昂贵的训练成本和耗时的硬件实现，它仍然是一个具有挑战性的优化问题，这使得对神经结构和硬件设计的巨大设计空间的探索变得棘手。在本文中，我们证明了我们提出的方法是能够定位设计的帕累托边界。这种能力是由一个新的三阶段协同设计框架实现的，具有以下新功能：（a）将DNN训练与硬件架构和神经架构的设计空间探索解耦，（b）通过在构造搜索单元时考虑硬件特性来提供硬件友好的神经架构空间，（c）采用高斯过程来预测精度，延迟和功耗，以避免耗时的合成和布局布线过程。与手动设计的ResNet 101、InceptionV 2和MobileNetV 2相比，我们可以在ImageNet数据集上实现高达5%的准确性和高达3倍的速度。与其他最先进的协同设计框架相比，我们发现的网络和硬件配置可以实现2% ~ 6%的准确性，2倍~ 26倍的延迟和8.5倍的能源效率。
2021-11-24 cs.AR cs.LG cs.SY
A Dynamic Overlay Supporting Just-In-Time Assembly to Construct Customized Hardware Accelerators
阻止程序员使用FPGA的障碍包括需要在供应商特定的CAD工具中工作，硬件编程模型的知识，以及通过综合，布局和布线来传递每个设计的要求。在这项工作中，一个动态的覆盖设计，以支持准时组装组成硬件运营商，以构建完整的加速器。硬件操作符是预合成的比特流，并且可以在运行时下载到部分可重构（PR）区域。
2016-03-03 cs.AR
An Energy-Efficient Reconfigurable Autoencoder Implementation on FPGA
Drexel University（德雷塞尔大学）
自动编码器是无监督的神经网络，用于处理和压缩输入数据，然后将数据重建回原始数据大小。这允许自动编码器用于不同的处理应用，例如数据压缩、图像分类、图像降噪和图像着色。像现场可编程门阵列（FPGA）这样的硬件可重新配置的架构由于其灵活性、性能和功率效率的独特组合而被用于加速来自多个域的计算。在本文中，我们研究了不同的自动编码器，并在FPGA和基于GPU的实现中使用卷积自动编码器来处理有噪声的静态MNIST图像。我们比较了FPGA和基于GPU的实现所取得的不同结果，然后讨论了每种实现的优缺点。实验结果表明，该加速器在100 MHz时的吞吐量为21.12 Giga-Operations Per Second（GOP/s），片内功耗为5.93 W.与现成的设备和最近的国家的最先进的实现的比较结果表明，所提出的加速器具有明显的优势，在能源效率和设计的灵活性。我们还讨论了未来的工作，可以使用我们提出的加速器。
2023-01-17 cs.AR cs.LG
Architectural Design and Performance Analysis of FPGA based AI Accelerators: A Comprehensive Review
Indian Institute of Engineering Science and Technology（印度工程科学与技术学院）
本文综述了基于FPGA的AI加速器的架构设计与性能分析，探讨了硬件层面的优化技术及最新加速器的挑战与未来发展方向。
2026-02-25 cs.AI cs.AR
Near Threshold Computation of Partitioned Ring Learning With Error (RLWE) Post Quantum Cryptography on Reconfigurable Architecture
针对基于FPGA的RLWE硬件加速器功耗较高的问题，提出按子组件关键路径分集群、为不同FPGA分区配置对应偏置电压的近阈值计算方案，有效降低功耗且资源占用和吞吐量更优。
2024-05-14 cs.AR cs.CR
CIMERA: Compute-in-Interconnect and Memory with Reconfigurable Precision for LLM Inference
National University of Singapore（新加坡国立大学）
针对大语言模型推理能耗高的问题，提出CIMERA可重构精度推理加速器，集成计算与内存，缓解内存墙，实现精度感知执行，相比英伟达H100，处理1B和13B模型时能源效率分别提升25倍和10倍。
2026-07-16 cs.AR
Run-Time-Reconfigurable Multi-Precision Floating-Point Matrix Multiplier Intellectual Property Core on FPGA
在当今世界，高功率计算应用，如图像处理，数字信号处理，图形和机器人需要巨大的计算能力。这些应用程序使用矩阵运算，特别是矩阵乘法。乘法运算需要大量的计算时间，并且在设计上也很复杂。我们可以使用现场可编程门阵列作为低成本的硬件加速器，以及低成本的通用处理器，而不是高成本的专用处理器。在这项工作中，我们采用了一个高效的Strassens算法矩阵乘法和一个高效的运行时间可重构的浮点乘法器矩阵元素乘法。该运行时间可重构浮点乘法器是用自定义浮点格式实现的，适用于变精度应用。一个非常有效的组合Karatsuba算法和Urdhva Tiryagbhyam算法被用来实现二进制乘法器。该设计通过在运行时间内对自身进行重新配置，可以根据不同的精度要求有效地调整功耗和时延要求。
2019-10-26 cs.AR
RACE-IT: A Reconfigurable Analog Computing Engine for In-Memory Transformer Acceleration
Artificial Intelligence Research Lab (AIRL), Hewlett Packard Labs, USA（人工智能研究实验室（AIRL）、惠普实验室，美国）；Technion - Israel Institute of Technology, Haifa, Israel（技术ion-以色列理工学院，海法，以色列）
本文提出RACE-IT，一种基于可重构模拟计算引擎的内存中Transformer加速器，通过增强ACAM支持所有核心操作，相比GPU和现有IMC加速器性能提升453倍和15倍，能耗降低354倍和122倍。
2025-08-06 cs.AR cs.ET cs.LG
Evolution, Challenges, and Optimization in Computer Architecture: The Role of Reconfigurable Systems
本文研究了计算机体系结构从单核向多核及领域特定架构的演进，评估了TPUs等硬件加速器在优化能耗、延迟和灵活性上的策略，并强调了可重构系统在克服当前挑战与推动未来计算效率进步中的关键作用。
2024-12-26 cs.AR
Canal: A Flexible Interconnect Generator for Coarse-Grained Reconfigurable Arrays
粗粒度可重构阵列（CGRA）互连的架构不仅对所得到的加速器的灵活性，而且对它的功率、性能和面积具有显著影响。需要探索具有复杂权衡的设计决策，以在各种不断发展的应用程序中保持效率和性能。本文介绍了运河，Python嵌入式领域特定语言（eDSL）和编译器，用于指定和生成CGRA的可重构互连。Canal使用基于图形的中间表示（IR），可以轻松生成硬件，并与布局和布线工具紧密集成。我们评估运河通过构建一个完全静态的互连和一个混合互连与现成的有效信令，并通过修改开关盒拓扑结构，路由轨道的数量，和互连瓦片连接进行设计空间探索的互连架构。通过将基于图形的IR用于CGRA互连、eDSL和互连生成系统，Canal实现了CGRA互连的快速设计空间探索和创建。
2022-11-30 cs.AR
SSM-RDU: A Reconfigurable Dataflow Unit for Long-Sequence State-Space Models
本文提出面向长序列状态空间模型的可重构数据流单元架构扩展，通过轻量级互连增强实现FFT和扫描操作的空间映射，在极低开销下相对GPU和基线RDU取得显著加速。
2025-08-11 cs.AR
Efficient Accelerator for Dilated and Transposed Convolution with Decomposition
National Chiao Tung University（国立交通大学）
用于扩张和转置卷积的硬件加速使得能够实时的执行相关任务，如分割，但是当前的设计是特定于这些卷积类型的，或者遭受用于可重构设计的复杂控制。本文提出了一种设计，分别为扩张卷积和转置卷积分解输入或权重，以跳过冗余计算，从而在现有的密集CNN硬件上有效地执行。该架构可以减少87.8%的周期数，实现8.2倍的加速比在一个天真的执行ENet的情况下。
2022-05-02 cs.AR cs.LG
Flex-TPU: A Flexible TPU with Runtime Reconfigurable Dataflow Architecture
University of South Carolina（南卡罗来纳大学）
针对传统TPU单一数据流限制DNN推理性能、降低计算单元利用率的问题，本文提出可在运行时按层动态切换数据流的Flex-TPU，实验显示其性能最高提升2.75倍，仅带来极小面积与功耗开销。
2024-07-11 cs.AI cs.AR cs.DC
Reconfigurable Low-latency Memory System for Sparse Matricized Tensor Times Khatri-Rao Product on FPGA
University of Southern California（南加利福尼亚大学）；US Army Research Lab（美国陆军研究实验室）
张量分解已经成为包括机器学习在内的各个领域的许多应用中的重要工具。稀疏矩阵化张量乘Khatri-Rao乘积（MTTKRP）是张量计算中计算量最大的核函数之一。尽管具有显著的计算并行性，MTTKRP是一个具有挑战性的内核优化，由于其不规则的内存访问特性。本文重点研究了多面存储系统，探讨了MTTKRP的数据结构的空间和时间局部性。此外，用户可以根据FPGA加速器中使用的计算单元的行为重新配置我们的设计。我们的系统有效地访问所有的MTTKRP数据结构，同时减少总的内存访问时间，使用分布式缓存和直接内存访问（DMA）子系统。此外，我们的工作提高了3.5倍的存储器访问时间相比，商业存储器控制器IP。此外，我们的系统显示2倍和1.26倍的加速比相比，只有缓存和DMA的内存系统，分别。
2021-09-18 cs.AI cs.AR cs.DC
STRELA: STReaming ELAstic CGRA Accelerator for Embedded Systems
本文提出STRELA，一种集成于RISC-V SoC的弹性CGRA加速器，支持条件与不规则循环，通过映射策略和独立内存节点，在TSMC 65nm实现250MHz，峰值性能1.22 GOPs，能效达115.96 MOPs/mW，加速比最高18.61倍。
2024-04-18 cs.AR
RAD-Sim: Rapid Architecture Exploration for Novel Reconfigurable Acceleration Devices
随着现场可编程门阵列（FPGA）容量的持续增长以及它们被纳入到新的环境中，例如嵌入式系统，我们已经见证了一类超越传统FPGA架构的新型可重构加速器件（RAD）的引入。这些器件将可重新配置的结构与粗粒度的域专用加速器块相结合，所有加速器块都通过高性能分组交换片上网络（NoC）连接，以实现高效的系统范围通信。然而，我们缺乏必要的工具来有效地探索RAD的巨大设计空间，研究其不同组件之间的复杂交互，并评估各种设计选择的组合。在这项工作中，我们开发的RAD-Sim，一个周期级的架构模拟器，允许快速的应用程序驱动的探索新的RAD的设计空间。为了展示RADSim的功能，我们在RAD实例上映射和模拟了最先进的深度学习（DL）推理覆盖，该RAD实例包含FPGA结构和复杂的硬矩阵向量乘法引擎，通过系统范围的NoC进行通信。通过这个例子，我们展示了RAD-Sim如何帮助架构师量化更改特定架构参数对端到端应用程序性能的影响。
2023-01-12 cs.AR
NX-CGRA: A Programmable Hardware Accelerator for Core Transformer Algorithms on Edge Devices
NX-CGRA是一种面向边缘设备的可编程硬件加速器，通过粗粒度可重构阵列架构支持多种核心变压器算法，实现高效能与能效的平衡。
2025-11-21 cs.AR
