Scalability of spin FPGA: A Reconfigurable Architecture based on spin MOSFET
首次讨论了磁流比在100%~ 1000%范围内的自旋MOSFET（自旋FPGA）现场可编程门阵列（FPGA）的可扩展性。百万门自旋FPGA的面积和速度与CMOS FPGA的22纳米，32纳米和45纳米技术，包括20%的晶体管尺寸变化的数字基准。我们发现，由于自旋MOSFET的非易失性存储功能，自旋FPGA的面积减小，速度提高。
2011-04-08 cond-mat.mes-hall cs.AR
Towards Power Efficient DNN Accelerator Design on Reconfigurable Platform
现场可编程门阵列（FPGA）的指数级出现加速了深度神经网络（DNN）硬件实现的研究。在所有DNN处理器中，特定领域的架构，例如Google的张量处理器单元（TPU），已经超过了传统的GPU。然而，在可重构硬件中实现TPU应该强调节能以满足绿色计算的要求。电压缩放是一种流行的节能方法，在FPGA中可能有点关键，因为如果不以适当的方式进行，它可能会导致时序故障。在这项工作中，我们提出了一个超低功耗FPGA实现的TPU边缘应用。我们将TPU的收缩阵列划分为不同的FPGA分区，其中每个分区使用不同的近阈值（NTC）偏置电压来运行其FPGA内核。每个分区的偏置电压粗略计算所提出的静态计划。然而，偏置电压的进一步校准是通过所提出的运行时间方案来完成的。基于乘法累加器（MAC）不同设计路径的最小松弛值的四种聚类算法研究了FPGA的划分。为了克服由NTC引起的定时故障，具有较高最小松弛的MAC被放置在较低电压分区中，并且具有较低最小松弛路径的MAC被放置在较高电压分区中。该架构在商业平台Vivado和学术平台VTR中进行了仿真，Vivado采用Xilinx Artix-7 FPGA，VTR采用22 nm、45 nm、130 nm FPGA。仿真结果证实了电压缩放TPU在FPGA中的实现，也证明了其功率效率。
2022-02-14 cs.AR
Using System Hyper Pipelining (SHP) to Improve the Performance of a Coarse-Grained Reconfigurable Architecture (CGRA) Mapped on an FPGA
众所周知的方法C-Slow Retiming（CSR）可以用来自动将给定的CPU转换为具有独立线程的多线程CPU。这些CPU被称为流处理器或桶处理器。系统超流水线（SHP）通过允许执行动态数量的线程并使线程停止、绕过和重新排序，在CSR之上添加了新的灵活性。SHP现在被应用于粗粒度可重构架构（CGRA）的编程元素（PE）。通过使用SHP，每个PE可以实现更高的性能。可以使用SHP提供的灵活性在PE上实现Fork-Join操作，以动态调整每个PE的线程数。多个线程可以在本地共享相同的数据，这大大减少了CGRA路由结构上的数据流量负载。本文展示了一个CGRA使用SHP-ed RISC-V内核作为PE在FPGA上实现的结果。
2015-08-28 cs.AR
Run-Time-Reconfigurable Multi-Precision Floating-Point Matrix Multiplier Intellectual Property Core on FPGA
在当今世界，高功率计算应用，如图像处理，数字信号处理，图形和机器人需要巨大的计算能力。这些应用程序使用矩阵运算，特别是矩阵乘法。乘法运算需要大量的计算时间，并且在设计上也很复杂。我们可以使用现场可编程门阵列作为低成本的硬件加速器，以及低成本的通用处理器，而不是高成本的专用处理器。在这项工作中，我们采用了一个高效的Strassens算法矩阵乘法和一个高效的运行时间可重构的浮点乘法器矩阵元素乘法。该运行时间可重构浮点乘法器是用自定义浮点格式实现的，适用于变精度应用。一个非常有效的组合Karatsuba算法和Urdhva Tiryagbhyam算法被用来实现二进制乘法器。该设计通过在运行时间内对自身进行重新配置，可以根据不同的精度要求有效地调整功耗和时延要求。
2019-10-26 cs.AR
A Reconfigurable Framework for AI-FPGA Agent Integration and Acceleration
Purdue University（普渡大学）；University of Illinois Urbana-Champaign（伊利诺伊大学厄巴纳-香槟分校）；University of Moratuwa（莫拉图瓦大学）；Stanford University（斯坦福大学）；Istinye University（伊斯提耶大学）
本文提出AI-FPGA代理框架，通过动态分区和硬件卸载实现深度学习推理的高效加速，实验显示在延迟和能效方面优于CPU和GPU。
2026-01-27 cs.AR
A Reconfigurable Vector Instruction Processor for Accelerating a Convection Parametrization Model on FPGAs
高性能计算（HPC）平台使科学家能够对计算密集型算法进行建模。HPC集群越来越多地使用通用图形处理单元（GPGPU）作为加速器; FPGA提供了GPGPU作为协处理器的有吸引力的替代方案，但由于使用基于FPGA的平台时面临的许多挑战，它们仍然远未成为主流。我们的研究旨在使基于FPGA的高性能计算更容易为科学界所接受。在这项工作中，我们提出了一个特定的大气模型，Flexpart，在FPGA上的加速调查的结果。我们专注于加速这个模型中计算最密集的内核。我们工作的关键贡献是我们进行的架构探索，以达到一个解决方案，最好地利用遗留代码中可用的并行性，也方便编程，以便最终将高级遗留代码编译到我们的架构中可以完全自动化。我们提出了三种不同类型的架构，比较它们的资源利用率和性能，并提出一个架构，其中有一些计算核心，每个构建沿着一个向量指令处理器的线路，在这个特定的情况下工作得最好，是一个有前途的候选人的通用的基于FPGA的平台，用于科学计算。我们还提出了所提出的架构的各种配置参数的实验结果，以显示其实用性，在适应一系列的科学应用。
2015-04-17 cs.AR
A Novel Method for Soft Error Mitigation in FPGA using Adaptive Cross Parity Code
与专用集成电路（ASIC）相比，现场可编程门阵列（FPGA）在存在辐射和其他环境危害的情况下更容易受到瞬态故障的影响。因此，错误缓解和恢复技术是绝对必要的，以保护FPGA硬件从软错误所产生的，由于这种瞬态故障。提出了一种基于自适应交叉奇偶检验（ACPC）码的FPGA多位纠错方法。ACPC易于实现，所需的解码电路也很简单。在所提出的方案中，总的配置存储器分为两部分。一部分将包含ACPC硬件，它是静态的，并假定不受任何错误的影响。其他部分将存储用于逻辑的二进制文件，其将被保护免受瞬时错误，并且被假定为是动态可重配置的（部分可重配置区域）。来自辅助存储器的二进制文件通过ACPC硬件，并且在进入可重配置部分之前计算用于前向纠错（FEC）字段的位。在运行时场景中，来自配置存储器的动态可重配置部分的数据将被读回并通过ACPC硬件传递。ACPC硬件将在数据进入动态配置存储器之前纠正错误。我们提出了第一种新的瞬态故障校正方法，使用ACPC代码的FPGA。为了验证设计，我们用Kintex FPGA测试了所提出的方法。我们还测量了不同的参数，如关键路线，功耗，开销资源和纠错效率来估计我们提出的方法的性能。
2015-09-23 cs.AR
TransDot: An Area-efficient Reconfigurable Floating-Point Unit for Trans-Precision Dot-Product Accumulation for FPGA AI Engines
University of Washington（华盛顿大学）
TransDot通过统一多精度SIMD FMA和跨精度DPA，在共享可重构数据路径中实现高效点积累积，提升FP16、FP8和FP4的吞吐量并优化面积效率。
2026-05-08 cs.AR
A Self-Reconfigurable Computing Platform Hardware Architecture
现场可编程门阵列（FPGA）近来越来越多地用于计算密集型任务的高度并行处理。本文介绍了一种基于PC的FPGA硬件平台架构，允许通过PCI总线快速重新配置，并保留了简单的物理硬件设计。首先讨论了设计考虑因素，然后说明了由此产生的系统架构设计。最后，实验结果的FPGA资源用于本设计。
2004-11-20 cs.AR cs.DC
A Novel Reconfigurable Architecture of a DSP Processor for Efficient Mapping of DSP Functions using Field Programmable DSP Arrays
现代集成电路技术的发展使得开发更便宜、更快、更小的专用信号处理功能电路成为可能。数字信号处理功能通常在具有可扩展性的ASIC上实现，或者在具有与ASIC相比相对较小的利用率或较低速度的瓶颈的FPGA上实现。现场可编程DSP阵列（FPDA）是被提议的DSP专用设备，类似于FPGA，但具有基本的固定公共模块（CM）（如加法器、减法器、乘法器、缩放单元、移位器）而不是CLB。本文介绍了可重构系统结构的发展，重点介绍了FPDA，它集成了DFT、FFT、DCT、FIR、IIR、DWT等不同DSP功能，通过重构CM之间的互连实现DSP功能之间的切换。所提出的架构已在Virtex5 FPGA上实现了验证。该架构提供了足够的灵活性、并行性和可扩展性。
2013-06-01 cs.AR
RAD-Sim: Rapid Architecture Exploration for Novel Reconfigurable Acceleration Devices
随着现场可编程门阵列（FPGA）容量的持续增长以及它们被纳入到新的环境中，例如嵌入式系统，我们已经见证了一类超越传统FPGA架构的新型可重构加速器件（RAD）的引入。这些器件将可重新配置的结构与粗粒度的域专用加速器块相结合，所有加速器块都通过高性能分组交换片上网络（NoC）连接，以实现高效的系统范围通信。然而，我们缺乏必要的工具来有效地探索RAD的巨大设计空间，研究其不同组件之间的复杂交互，并评估各种设计选择的组合。在这项工作中，我们开发的RAD-Sim，一个周期级的架构模拟器，允许快速的应用程序驱动的探索新的RAD的设计空间。为了展示RADSim的功能，我们在RAD实例上映射和模拟了最先进的深度学习（DL）推理覆盖，该RAD实例包含FPGA结构和复杂的硬矩阵向量乘法引擎，通过系统范围的NoC进行通信。通过这个例子，我们展示了RAD-Sim如何帮助架构师量化更改特定架构参数对端到端应用程序性能的影响。
2023-01-12 cs.AR
Maintaining Virtual Areas on FPGAs using Strip Packing with Delays
每年，可用于动态部分可重构设备的计算资源都在大幅增加。在不久的将来，我们希望许多应用程序运行在一个单一的可重构设备。在本文中，我们提出了一个概念，多任务的动态部分可重构系统称为虚拟区域管理。我们解释了它的优势，展示了它的挑战，并讨论了可能的解决方案。此外，我们更详细地研究一个问题：包装模块随时间变化的资源请求。这一问题来自于可重构计算领域，产生了一个全新的优化问题。基于ILP和启发式方法进行了比较，在实验研究和讨论的缺点和好处。
2010-01-25 cs.AR cs.DS
Utilizing Reconfigurable Hardware Processors via Grid Services
计算网格通常由使用普通处理器（如Intel Pentium）的节点组成。现场可编程门阵列（FPGA）由于其固有的并行架构而能够非常好地执行某些计算密集型任务，通常导致数量级的加速。本文探讨了如何FPGA可以透明地暴露通过网格服务的远程使用，通过集成Proteus软件平台与Globus Toolkit 3.0。
2004-11-16 cs.AR cs.DC
An Energy-Efficient Reconfigurable Autoencoder Implementation on FPGA
Drexel University（德雷塞尔大学）
自动编码器是无监督的神经网络，用于处理和压缩输入数据，然后将数据重建回原始数据大小。这允许自动编码器用于不同的处理应用，例如数据压缩、图像分类、图像降噪和图像着色。像现场可编程门阵列（FPGA）这样的硬件可重新配置的架构由于其灵活性、性能和功率效率的独特组合而被用于加速来自多个域的计算。在本文中，我们研究了不同的自动编码器，并在FPGA和基于GPU的实现中使用卷积自动编码器来处理有噪声的静态MNIST图像。我们比较了FPGA和基于GPU的实现所取得的不同结果，然后讨论了每种实现的优缺点。实验结果表明，该加速器在100 MHz时的吞吐量为21.12 Giga-Operations Per Second（GOP/s），片内功耗为5.93 W.与现成的设备和最近的国家的最先进的实现的比较结果表明，所提出的加速器具有明显的优势，在能源效率和设计的灵活性。我们还讨论了未来的工作，可以使用我们提出的加速器。
2023-01-17 cs.AR cs.LG
CNN-MERP: An FPGA-Based Memory-Efficient Reconfigurable Processor for Forward and Backward Propagation of Convolutional Neural Networks
Graduate School of Information, Production and Systems, Waseda University（早稻田大学信息生产系统研究生院）
大规模深度卷积神经网络（CNN）广泛用于机器学习应用中。虽然CNN涉及巨大的复杂性，但提供高密度计算资源集成的VLSI（ASIC和FPGA）芯片被认为是CNN实现的有前途的平台。然而，在计算单元的大规模并行性下，受超大规模集成电路芯片引脚数限制的外部内存带宽成为系统瓶颈。此外，VLSI解决方案通常被认为缺乏针对CNN的各种参数进行重新配置的灵活性。本文提出CNN-MERP来解决这些问题。CNN-MERP采用了高效的存储层次结构，可显著降低片上/片外数据分配、数据流优化和数据重用等多重优化对带宽的要求。提出的2级可重构性是用来使快速和有效的重新配置，这是基于控制逻辑和多引导功能的FPGA。结果，实现了1.94MB/GFlop的外部内存带宽要求，这比现有技术低55%。在有限的DRAM带宽下，Vertex UltraScale平台实现了1244 GFlop/s的系统吞吐量，比最先进的FPGA实现高5.48倍。
2017-03-22 cs.AR cs.LG
An FPGA-Based Reconfigurable Accelerator for Convolution-Transformer Hybrid EfficientViT
School of Electronic Science and Engineering, Nanjing University（南京大学电子科学与工程学院）；School of Integrated Circuits, Sun Yat-sen University（中山大学集成电路学院）
本文针对EfficientViT混合架构提出FPGA可重构加速器，通过可重构计算架构和时分复用流水线数据流实现层内与层间融合，在ZCU102上取得780.2 GOPS吞吐量和105.1 GOPS/W能效，显著超越现有工作。
2024-03-29 cs.AR cs.LG
Optimizing Bit-Serial Matrix Multiplication for Reconfigurable Computing
矩阵-矩阵乘法是科学和工程中众多应用的关键计算内核，具有足够的并行性和数据局部性，适合高性能实现。许多依赖矩阵乘法的应用程序可以使用降低精度的整数或定点表示来提高性能和能效，同时仍然提供足够的结果质量。然而，精度要求可能在不同的应用阶段之间变化，或者取决于输入数据，从而使得恒定精度解决方案无效。BISMO是一种用于可重构计算的矢量化位串行矩阵乘法覆盖，以前利用FPGA的出色二进制运算性能来提供矩阵乘法性能，该性能可按所需的精度和并行性进行扩展。我们展示了如何BISMO可以扩大Xilinx FPGA使用的算术架构，更好地利用6-LUT。改进的BISMO在采用Xilinx UltraScale+ MPSoC的Ultra 96板上实现了15.4二进制TOPS的峰值性能。
2019-06-11 cs.AR
AIM: Accelerating Arbitrary-precision Integer Multiplication on Heterogeneous Reconfigurable Computing Platform Versal ACAP
本文提出 AIM 框架，在 AMD/Xilinx Versal ACAP 异构平台上自动化和优化任意精度整数乘法设计，实验表明其能效最高可达 CPU 的 12.6 倍和 GPU 的 2.1 倍。
2023-09-21 cs.AR
FPGA Implementation of High Speed Reconfigurable Filter Bank for Multi-standard Wireless Communication Receivers
在下一代无线通信系统中，无线收发机需要能够处理多种通信标准的宽带输入信号，这种多标准无线通信接收机（MWCR）需要滤波器组从宽带输入频谱中提取所需信号并将其带到基带，以进行进一步的信号处理任务，如频谱感知、调制分类、解调等。相反，任何无线接收机、调制滤波器组（例如离散傅立叶变换滤波器组（DFTFB））由于其优点（例如较低的面积、延迟和功率要求）而优选。为了支持多标准操作，将DFTFB与系数抽取方法相结合，提出了可重构DFTFB（RDFTFB）。本文提出了一种在Virtex-7现场可编程门阵列（FPGA）上实现RDFTFB的高效高速方法，该方法通过减小时钟寄存器之间的关键路线延迟，显著提高了RDFTFB的最高工作频率。从数值上看，该实现方案使RDFTFB的最大时钟频率提高了89.7%，动态功耗降低了18.5%。
2016-09-15 cs.AR cs.IT math.IT
Reconfigurable Low-latency Memory System for Sparse Matricized Tensor Times Khatri-Rao Product on FPGA
University of Southern California（南加利福尼亚大学）；US Army Research Lab（美国陆军研究实验室）
张量分解已经成为包括机器学习在内的各个领域的许多应用中的重要工具。稀疏矩阵化张量乘Khatri-Rao乘积（MTTKRP）是张量计算中计算量最大的核函数之一。尽管具有显著的计算并行性，MTTKRP是一个具有挑战性的内核优化，由于其不规则的内存访问特性。本文重点研究了多面存储系统，探讨了MTTKRP的数据结构的空间和时间局部性。此外，用户可以根据FPGA加速器中使用的计算单元的行为重新配置我们的设计。我们的系统有效地访问所有的MTTKRP数据结构，同时减少总的内存访问时间，使用分布式缓存和直接内存访问（DMA）子系统。此外，我们的工作提高了3.5倍的存储器访问时间相比，商业存储器控制器IP。此外，我们的系统显示2倍和1.26倍的加速比相比，只有缓存和DMA的内存系统，分别。
2021-09-18 cs.AI cs.AR cs.DC
Towards a Trusted Execution Environment via Reconfigurable FPGA
可信执行环境（TEE）通过提供与系统其余部分隔离的环境，用于保护敏感数据并为安全关键型应用程序运行安全执行。然而，在过去的几年中，TEE已经被证明是薄弱的，因为无论是基于面向安全的硬件扩展（例如，Arm TrustZone）或求助于专用安全元素的漏洞被多次利用。在这个项目中，我们介绍了可信执行环境的需求（TEEOD），一种新的TEE设计，利用可编程逻辑（PL）的异构系统芯片（SoC）作为安全的执行环境。与其他TEE设计不同，TEEOD可以提供高带宽连接和物理片上隔离。我们针对Ultra 96-V2平台实施了一个概念验证（proof-of-concept，缩写为OOP）实施。所进行的评估表明，TEEOD可以同时托管多达6个飞地，每个飞地的资源使用率分别为总LUT、FF和BRAMS的7.0%、3.8%和15.3%。为了证明TEEOD在实际应用中的实用性，我们成功地运行了一个传统的开源比特币钱包。
2021-07-08 cs.AR cs.CR
FPGA Lifecycle Management for RISC-V Systems
aicas GmbH（aicas有限公司）
针对RISC-V系统缺乏厂商中立FPGA生命周期管理模型的问题，提出基于Linux能力的主机无关控制平面架构，在Zynq-7000 SoC上实现原型，为 fleet级FPGA管理提供可移植基础。
2026-08-20 cs.AR cs.SE
Fast and reconfigurable packet classification engine in FPGA-based firewall
在互联网上的数据通信中，安全性成为影响最大的方面之一。支持它的一种方法是在网络设备中对以太网数据包进行分类和过滤。数据包分类是路由器、防火墙和入侵检测系统等网络设备的基本任务。本文提出了一种快速可重构的分组分类引擎（PCE）的体系结构。该引擎用于基于FPGA的防火墙。我们的PCE检查多维字段的包头顺序基于树的算法。该算法简化了整个系统的规模，并导致一个更安全的系统。PCE与系统中的单周期处理器架构的适配一起工作。以太网数据包由PCE根据数据包报头的源IP地址、目的IP地址、源端口、目的端口和协议字段进行检查。这些是在检查内容之前知道它是危险的还是正常的数据包的基本字段。该体系结构采用树型算法，将防火墙规则重构为24位的子规则，并在检测过程中作为处理器指令读取。检查过程是每个时钟周期将一个子规则与报头的输入字段进行比较。所提出的PCE在Cyclone II EP2C70F896C6中显示了91 MHz的时钟频率，从输入到输出生成的平均吞吐量为13个时钟。使用基于树的算法简化了多维数据包检测，并给我们提供了可重构以及可扩展的系统。该结构具有快速、可靠、适应性强的特点，能够很好地发挥算法的优势。虽然PCE具有高频率和少量时钟，但防火墙的过滤速度还取决于其他组件，例如包FIFO缓冲器。需要快速可靠的FIFO缓冲器来支持PCE。该PCE还没有完成规则更新机制。在NIOS II平台上，利用FP…
2016-11-18 cs.AR cs.NI
Reconfigurable Hardware Implementation of the Successive Overrelaxation Method
在本章中，我们研究了在可重构硬件中实现SOR的可行性。我们使用Handel-C，一个更高层次的设计工具，编码我们的设计，这是分析，综合，并放置和路由使用FPGA的专有软件（DK设计套件，Xilinx ISE 8.1i，和Quartus II 5.1）。我们的目标是Virtex II Pro、Altera Stratix和Spartan 3L，后者嵌入在Celoxica基于FPGA的RC 10系统中。我们报告了针对Virtex II Pro的计时结果，并将其与用C++编写并在通用处理器（GPP）上运行的软件版本结果进行比较。
2019-05-12 cs.AR cs.DC
CuttleSys: Data-Driven Resource Management forInteractive Applications on Reconfigurable Multicores
延迟关键型应用程序的多租户会导致资源干扰和不可预测的性能。核心重新配置为主机托管提供了更多机会，因为它允许硬件根据特定的联合调度应用程序组合的动态性能和功耗需求进行调整。然而，可重构性也带来了挑战，因为即使对于少量的可重构内核，探索设计空间也变得更加需要时间和资源。我们提出CuttleSys，可重构多核的运行时，利用可扩展和轻量级的数据采掘，以快速确定合适的核心和高速缓存配置的一组共同调度的应用程序。运行时结合了协同过滤来推断每个内核和缓存配置上的每个作业的行为，并结合了动态扩展搜索来有效地探索配置空间。我们评估CuttleSys上的多核与数十个可重构的核心，并显示高达2.46倍和1.55倍的性能改进相比，核心级门控和甲骨文一样的非对称多核，在严格的功率限制。
2020-08-01 cs.AR
A High-Level Reconfigurable Computing Platform Software Frameworks
可重构计算是指使用处理器，例如现场可编程门阵列（FPGA），其可以在硬件级别进行修改以承担不同的处理任务。可重新配置的计算平台描述了硬件和软件基础，根据所需的应用程序，可以在其上创建模块化扩展。这种可重构计算平台可以根据应用范围所施加的约束和所需的特征来采取不同的设计和实现。本文介绍了一种基于PC的可重构计算平台的软件框架，该框架具有足够的灵活性和可扩展性，可以抽象不同PC可能具有的不同硬件类型和功能。讨论了软件平台的要求、解决的体系结构问题、决策背后的基本原理以及实施的框架设计。
2004-05-05 cs.AR
Efficient FPGA Floorplanning for Partial Reconfiguration-Based Applications
部分重新配置（PR）是一种允许在运行时重新配置FPGA芯片的技术。然而，目前的设计支持工具需要手动布图规划的部分模块。在这一领域已经提出了几种方法，但只有少数考虑到PR的所有方面，如形状和可重构区域的纵横比。它们中的大多数是为旧的FPGA架构定义的，并且具有很高的计算时间。本文介绍了一种高效的自动布图规划算法，该算法考虑到现代FPGA家族的异构体系结构，以及PR约束，引入纵横比约束来优化布线。该算法生成部分模块的可能布局，然后应用递归伪二分启发式搜索来找到最佳布局。实验表明，该算法的性能明显优于该领域的其他算法。
2019-04-24 cs.AR
Integrated Optimization of Partitioning, Scheduling and Floorplanning for Partially Dynamically Reconfigurable Systems
面对高性能应用的挑战和现场可编程门阵列（FPGA）硬件资源的限制，部分动态重配置（PDR）技术有望加速重配置过程，缓解器件短缺。在本文中，我们提出了一个集成的优化框架，任务划分，调度和布图规划的部分动态可重构FPGA。任务的分区、调度和布图规划由分区序列三元组P-ST（PS，QS，RS）表示，其中（PS，QS）是用于表示空间和时间分区以及布图规划的混合嵌套序列对（HNSP），并且RS是任务的分区动态配置顺序。任务模块的布图规划和调度可以在O（n^2）时间内从分区序列三重P-ST计算。为了整合调度和布局设计空间的探索，我们使用基于模拟退火的搜索引擎并详细描述扰动方法，其中随机选择的任务模块从分区序列三元组中移除，然后插入到从分区、调度和布局的所有（n+1）^3种可能组合中选择的适当位置。实验结果证明了该框架的有效性和效率。
2018-12-26 cs.AR
Reconfigurable Distributed FPGA Cluster Design for Deep Learning Accelerators
Illinois Institute of Technology（伊利诺伊理工大学）；Embedded Computing and Signal Processing (ECASP) Research Laboratory（嵌入式计算与信号处理（ECASP）研究实验室）
本文提出一种基于低功耗嵌入式FPGA的可重构分布式集群，用于探索深度学习工作负载的分布式调度优化，通过流水线结构和资源手动分配在延迟与功耗效率方面获得最佳性能。
2023-05-24 cs.AR cs.DC cs.LG
FpgaHub: Fpga-centric Hyper-heterogeneous Computing Platform for Big Data Analytics
FpgaHub提出以FPGA为中心的超异构计算平台，利用可重构计算和丰富IO接口作为数据与控制枢纽，协同CPU、GPU、DPU等处理器，以突破专用硬件IO限制并提升大数据分析性能。
2025-03-12 cs.AR cs.DC
A Reconfigurable Stream-Based FPGA Accelerator for Bayesian Confidence Propagation Neural Networks
本文针对BCPNN在CPU/GPU上运行慢、能耗高的问题，基于Xilinx Vitis HLS设计可重构流式FPGA加速器，实现较A100更高速度与显著能效提升。
2025-03-03 cs.AR cs.NE
A Scalable Resource Management Layer for FPGA SoCs in 6G Radio Units
针对5G/边缘基础设施中FPGA SoC资源利用率不足的问题，本文提出可动态迁移与扩展功能的资源管理层，并以视觉边缘应用事件驱动功能重配置验证其思路。
2025-07-26 cs.AR cs.NI
Accurate Measurement of Power Consumption Overhead During FPGA Dynamic Partial Reconfiguration
在嵌入式系统设计的背景下，两个重要的挑战仍在调查中。首先，提高硬件组件的实时数据处理、可重构性、可扩展性和自调整能力。其次，通过低功耗设计技术，如时钟门控、逻辑门控和动态部分重新配置（DPR）功能，降低功耗。如今，几种应用，例如，密码学、软件定义的无线电或航空航天任务利用可编程逻辑器件的DPR的优点。DPR允许在运行时期间修改定义良好的可重构FPGA区域。然而，它在重新配置阶段期间引入了功耗和时间方面的开销。在本文中，我们提出了一个调查的功耗开销的DPR过程中使用高速数字示波器和分流电阻的方法。Virtex 5 FPGA的重新配置时间和功耗开销方面的结果。
2017-01-30 cs.AR
Defragmenting the Module Layout of a Partially Reconfigurable Device
现代几代现场可编程门阵列（FPGA）允许部分重新配置。在在线环境中，要加载到FPGA上的模块的顺序事先是未知的，重复插入和删除模块会导致可用空间逐渐碎片化，从而使碎片整理成为一个重要问题。我们解决这个问题，提出了一个在线和离线组件的可用空间碎片整理。我们考虑整理模块布局上的可重构设备。这相当于解决一个二维条包装问题。这类问题在强意义上是NP难的，以前的算法结果相当有限。基于可行填充的图论表征，我们开发了一种方法，可以解决实际大小的二维碎片整理实例的最优性。我们的方法是验证了一组基准的情况下。
2005-05-02 cs.AR cs.DS
A Practical Approach for Circuit Routing on Dynamic Reconfigurable Devices
在具有大量逻辑资源和部分可重构性的新型FPGA中，通过在线路由来管理通信是一个新的具有挑战性的问题。片上网络（NoC）通常使用分组路由机制，其通常具有不安全的数据传输和网络接口开销。在本文中，这种动态片上网络的电路布线进行了研究，并提出和实现了一个实用的一维网络与高效的路由算法。此外，这一概念已被扩展到2维的情况下。实现结果表明，该网络具有面积开销小、性能高的特点。
2005-03-24 cs.AR
An Overview of FPGA-inspired Obfuscation Techniques
本文综述了FPGA启发的可重构硬件混淆技术，分析其开销、抗攻击能力及分类，并与逻辑锁定技术比较，指出硬件评估挑战和未来研究方向。
2023-05-25 cs.AR cs.CR
Real-Time Spacecraft Pose Estimation Using Mixed-Precision Quantized Neural Network on COTS Reconfigurable MPSoC
École Polytechnique de Montréal（蒙特利尔理工学院）
该研究提出面向航天器位姿估计的混合精度量化神经网络 FPGA 协同设计，通过逐层量化敏感性评估和 FINN 数据流加速器实现 7.7 倍提速与 19.5 倍能效提升，并开源实时实现。
2024-06-06 cs.AI cs.AR cs.CV
SME: A High Productivity FPGA Tool for Software Programmers
几十年来，CPU一直是大多数计算中使用的标准模型。虽然CPU确实在某些领域表现出色，但异构计算（如可重新配置的硬件）在并行化、性能和功耗等领域显示出越来越大的潜力。这在支持深流水线或紧延迟要求的问题中尤其突出。然而，由于这些问题的性质，它们可能很难编程，至少对于软件开发人员来说是这样。同步消息交换（SME）是一个运行时环境，允许在C#中开发，测试和验证FPGA器件的硬件设计，并访问现代调试和代码功能。我们的目标是为软件开发人员创建一个框架，以便轻松实现FPGA设备的系统，而无需获得大量的硬件编程知识。本文简要介绍了SME模型以及SME的最新更新。最后，将介绍一系列学生项目和示例，以展示如何在SME中创建非常复杂的结构，即使是没有硬件经验的学生。
2021-04-20 cs.AR
FPGA-based Emulation and Device-Side Management for CXL-based Memory Tiering Systems
针对CXL异构内存分层系统在评估与硬件管理上的挑战，本文提出基于FPGA的仿真平台HeteroBox及设备侧硬件管理方案HeteroMem，实现对CPU透明的数据迁移，性能提升5.1%至16.2%。
2025-11-04 cs.AR
Hardware Software Optimizations for Fast Model Recovery on Reconfigurable Architectures
IMPACT lab, Arizona State University（IMPACT实验室，亚利桑那州立大学）
MERINDA通过FPGA加速实现高效模型恢复，利用数据流管道和硬件优化，减少时钟周期并提升实时性能。
2025-12-05 cs.AR cs.LG
PD-Swap: Prefill-Decode Logic Swapping for End-to-End LLM Inference on Edge FPGAs via Dynamic Partial Reconfiguration
PD-Swap通过动态部分重新配置实现边缘FPGA上LLM推理的预填解码逻辑分离，提升吞吐量并优化资源利用。
2025-12-12 cs.AR
Decision Tree Based Hardware Power Monitoring for Run Time Dynamic Power Management in FPGA
Hong Kong University of Science and Technology（香港科技大学）；Nanyang Technological University（南洋理工大学）
细粒度的运行时电源管理技术可能是降低功耗的有前途的解决方案。因此，必须建立精确的功率监测方案以在短时间内获得动态功率变化（即，数十或数百个时钟周期）。在本文中，我们利用基于决策树的功耗建模方法，建立细粒度的FPGA平台上的硬件功耗监控。一个通用的和完整的设计流程，开发实现决策树功率模型，能够精确地估计动态功耗在一个细粒度的方式。提出了一种灵活的硬件功耗监测体系结构，该体系结构可以在任何RTL设计中进行运行时功耗估计，无需额外的功耗测量设备。将该模型应用于不同资源类型的基准测试的实验结果表明，动态功率估计的平均误差高达4%。此外，由功率监测电路引起的面积、功率和性能的开销非常低。最后，我们将我们的电源监控技术应用到电源管理中，使用片上多相调节器作为概念验证，结果表明FPGA内部逻辑的电源效率提高了14%。
2020-09-03 cs.AR cs.LG
Run-Time Accuracy Reconfigurable Stochastic Computing for Dynamic Reliability and Power Management
在本文中，我们提出了一种新的精度可重构随机计算（ARSC）的动态可靠性和电源管理框架。与现有的随机计算工作不同，其中在设计时间中执行精度与功率/能量的权衡，新的ARSC设计可以在运行时间中改变数据的精度或位宽，使得它可以通过以精度为代价减慢系统时钟频率来适应长期老化效应，同时保持计算的吞吐量。我们验证了ARSC的概念上的离散余弦变换（DCT）和逆DCT设计的图像压缩/解压缩的应用，这是实现Xilinx Spartan-6系列XC 6SLX 45平台。实验结果表明，新的设计可以很容易地减轻长期老化引起的影响的准确性权衡，同时保持整个计算过程的吞吐量，使用简单的频率缩放。我们进一步表明，输入数据的一位精度损失，其转化为图像的峰值信噪比方面的3.44 dB的精度损失，我们可以在10年内充分补偿NBTI引起的老化效应，同时保持老化前每秒7.19帧的计算吞吐量。同时，在精度损失10.67dB的情况下，可节省74%的功耗。所提出的ARSC计算框架还允许更积极的频率缩放，与传统的动态电压和频率缩放（DVFS）技术相比，这可以导致数量级的功率节省。
2020-04-28 cs.AR
Weighing up the new kid on the block: Impressions of using Vitis for HPC software development
可重构计算，特别是FPGA的使用，在高性能计算（HPC）领域具有强大的潜力。然而，到目前为止，在编程这项技术时，传统的高门槛阻碍了广泛采用。为了在HPC等社区推广可重构计算，Xilinx最近发布了第一个版本的Vitis，该平台旨在使FPGA编程更多地成为软件开发而不是硬件设计的问题。然而，一个关键问题是这项技术在多大程度上实现了这一目标，以及工具是否足够成熟，使得软件开发人员使用FPGA来加速他们的代码现在是一个更现实的命题，或者它是否只是增加了现有专家的便利性。为了研究这个问题，我们使用Himeno基准作为探索Vitis平台的工具，用于构建，执行和优化HPC代码，描述该技术的不同步骤和潜在陷阱。这一探索的结果是一个示范，虽然Vitis是一个很好的进步，并大大降低了进入FPGA开发代码的门槛，但它不是一个银弹，对Elastlow风格算法设计的基本理解和对架构的欣赏仍然是在可重构架构上获得良好性能的关键。
2020-10-01 cs.AR cs.DC
Dataflow Optimized Reconfigurable Acceleration for FEM-based CFD Simulations
本文提出了一种基于AMD Alveo U200 FPGA和HLS的数据流优化可重构加速器，用于加速FEM求解Navier-Stokes方程的CFD仿真，相比Vitis-HLS实现性能提升7.9倍，延迟降低45%，功耗降低3.64倍。
2025-04-07 cs.AR physics.flu-dyn
Interpolation of Non-Linear Functions for LLMs using Partial Reconfiguration in FPGAs
Costa Rica Institute of Technology（哥斯达黎加理工学院）
该研究针对FPGA上LLM非线性函数实现成本高的问题，提出基于部分重配置的PWL插值框架，通过动态加载模块实现面积节省，验证了分段策略的权衡效果。
2026-08-05 cs.AR eess.SP
Near Threshold Computation of Partitioned Ring Learning With Error (RLWE) Post Quantum Cryptography on Reconfigurable Architecture
针对基于FPGA的RLWE硬件加速器功耗较高的问题，提出按子组件关键路径分集群、为不同FPGA分区配置对应偏置电压的近阈值计算方案，有效降低功耗且资源占用和吞吐量更优。
2024-05-14 cs.AR cs.CR
Coyote v2: Raising the Level of Abstraction for Data Center FPGAs
本文提出开源FPGA shell框架Coyote v2，采用三层分层设计支持动态部分重配置与高级软件抽象，显著缩短综合与重配置时间，并通过实际应用及系统集成验证了其性能优势。
2025-04-30 cs.AR
Fast and Low-Cost Approximate Multiplier for FPGAs using Dynamic Reconfiguration
本文提出一种基于FPGA动态重配置LUT的近似乘法器，用于机器学习，在INT8精度下相比标准乘法器核节省64%-67%的LUT资源，且精度损失低于0.33%。
2023-10-16 cs.AR
Combined Integer and Floating Point Multiplication Architecture(CIFM) for FPGAs and Its Reversible Logic Implementation
提出了一种基于FPGA的整数浮点乘法器（CIFM）的设计思想。作者建议用小型4x4位乘法器设计的专用24x24乘法器替换FPGA中现有的18x18专用乘法器。还建议对于每个设计有4x 4位乘法器的专用24 x 24位乘法器块，应提供四个冗余4x 4乘法器，以增强自修复性（从故障中恢复）。在所提出的CIFM中，还提供了在运行时间的可重构性，从而导致低功率。提供专用24 × 24位乘法器的主要动机来源于单精度的浮点乘法器需要24 × 24位整数乘法器用于尾数乘法的事实。一个可重新配置的，可自我修复的24x24位乘法器（用4x4位乘法模块实现）将理想地满足这一目的，使FPGA更适合整数以及浮点运算。本文还提出了一种专用的4 × 4位乘法器。此外，近年来，可逆逻辑已经成为一种有前途的技术，其在低功耗CMOS、量子计算、纳米技术和光计算中具有应用。没有可逆逻辑就不可能实现量子计算。因此，本文还提供了所提出的CIFM的可逆逻辑实现。本文设计和提出的可逆CIFM将成为完全可逆FPGA的基础。
2006-10-14 cs.AR
CAMTA: A Reconfigurable Multi-Region Activation Unit for Nonlinear Function Approximation
School of Electronics Engineering, Costa Rica Institute of Technology（电子工程学院，哥斯达黎加理工学院）
本研究提出CAMTA可重构多区域激活单元，用于FPGA和ASIC加速器的非线性函数近似，经实验验证其误差低、资源占用合理，可复用多个非线性函数。
2026-08-05 cs.AR eess.SP
FPGA-Accelerated Lock Management and Transaction Processing: Architecture, Optimization, and Design Space Exploration
ETH Zurich（苏黎世联邦理工学院）
本文提出基于FPGA的锁管理和事务处理架构，通过低延迟锁代理和可扩展事务代理提升事务吞吐量，实验显示在TPC-C基准上比CPU基线高51倍。
2026-05-13 cs.AR cs.DB cs.DC
Reconfigurable Computing Challenge: Real-Time Graph Neural Networks for Online Event Selection in Big Science
Institute for Information Processing Technology, Karlsruhe Institute of Technology, Germany（信息处理技术研究所，卡尔斯鲁厄理工学院，德国）；Institute of Experimental Particle Physics, Karlsruhe Institute of Technology, Germany（实验粒子物理学研究所，卡尔斯鲁厄理工学院，德国）
本文提出了一种实时部署动态图神经网络的端到端演示器，用于 Belle II 电磁量能器硬件触发，利用 FPGA fabric 和 AI Engine tiles 实现 290 万事件每秒的吞吐量，减少资源消耗并提升性能。
2026-05-11 cs.AR cs.LG
A Novel Reconfigurable Hardware Design for Speech Enhancement Based on Multi-Band Spectral Subtraction Involving Magnitude and Phase Components
University of Calcutta（加尔各答大学）
本文提出了一种基于多带谱减法的语音增强的可重构硬件设计方法。我们提出的设计是新颖的，因为它估计环境噪声的语音自适应利用幅度和相位分量的语音频谱。我们通过将噪声语音频谱划分为具有不同信噪比（SNR）的不同非均匀频带并从这些频带中的每一个中减去估计噪声来执行多频带频谱减法。这导致消除了所有频带的高SNR和低SNR信号分量的噪声。我们已经创造了我们提出的语音增强技术作为多带幅度相位谱减法（MBMPSS）。利用现场可编程门阵列（FPGA）的并行逻辑块，实现幅度和相位运算的并行执行，从而在很大程度上提高了系统的吞吐量。我们已经实现了我们的设计在Spartan6 Lx45 FPGA上，并提出了我们的设计的不同块的资源利用率和延迟信息方面的实施结果。据我们所知，这是一种新型的语音增强应用的硬件设计，也是第一次在可重构硬件上实现。我们已经使用基准音频数据的评估所提出的硬件和实验结果表明，我们的硬件表现出更好的SNR值相比，现有的最先进的研究工作。
2015-08-25 cs.AR cs.SD
