Exploring and Exploiting Runtime Reconfigurable Floating Point Precision in Scientific Computing: a Case Study for Solving PDEs
针对科学计算依赖高精度浮点运算导致的高成本问题，提出运行时可重构浮点乘法器R2F2，通过动态调整乘法精度，在16位或更低实现与32位相同的模拟结果，显著降低误差且无延迟开销。
2024-09-23 cs.AR
An Efficient Framework for Floor-plan Prediction of Dynamic Runtime Reconfigurable Systems
可重构系统的一些嵌入式应用领域倾向于将频繁的变化与其工作负载的高性能需求相结合，例如图像处理、可穿戴计算和网络处理器。可重构硬件资源的时间复用提出了许多新的问题，从运行时系统到通常形成可重构硬件操作系统（ROS）的复杂编程模型。操作系统执行联机任务调度并处理资源管理。自适应计算和动态可重构系统面临着许多挑战。一个主要的未充分研究的挑战是估计所需的资源方面的软核，可编程可重构区域（PRR），适当的通信基础设施，并预测一个接近最佳的布局和布局的可重构逻辑结构。其中一些问题是特定于所设计的应用程序的，而另一些问题则更一般，与底层运行时环境有关。运行时间重配置（RTR）的静态资源分配经常导致较差的和不可接受的结果。在本文中，我们提出了一种新的自适应和动态的方法，基于机器学习的方法，预测和估计必要的资源的应用程序的基础上，过去的历史信息。所提出的方法的一个重要特点是，该系统能够学习和概括，因此，预计将提高其准确性随着时间的推移。整个过程的目标是从数据中提取有用的隐藏知识。这些知识是对未知或以前未见过的应用程序所需资源的预测和估计。
2016-09-29 cs.AR cs.OH
Run-time reconfigurable multi-precision floating point multiplier design for high speed, low-power applications
浮点乘法运算在图像处理、信号处理等许多应用领域都是一种重要的运算，但不同的应用对浮点乘法运算有不同的要求。有些要求高精度，有些要求低功耗，低延迟等，但IEEE-754格式是不是真正灵活的这些规格，而且设计是复杂的。最佳的运行时间可重配置硬件实现可能需要使用自定义浮点格式，这些格式不一定遵循IEEE指定的大小。本文提出了一种基于FPGA实现的运行时间可重构浮点乘法器，它具有自定义浮点格式，可满足不同的应用需求。根据精度或应用要求，该浮点乘法器可以有6种操作模式。通过使用具有自定义IP（知识产权）的优化设计，通过在乘法之前截断输入来完成更好的实现。并结合Karatsuba算法和Urdhva-Tiryagbhyam算法（吠陀数学）实现了无符号二进制乘法器。这进一步提高了乘法器的效率。
2020-12-06 cs.AR eess.SP
A Practical Approach for Circuit Routing on Dynamic Reconfigurable Devices
在具有大量逻辑资源和部分可重构性的新型FPGA中，通过在线路由来管理通信是一个新的具有挑战性的问题。片上网络（NoC）通常使用分组路由机制，其通常具有不安全的数据传输和网络接口开销。在本文中，这种动态片上网络的电路布线进行了研究，并提出和实现了一个实用的一维网络与高效的路由算法。此外，这一概念已被扩展到2维的情况下。实现结果表明，该网络具有面积开销小、性能高的特点。
2005-03-24 cs.AR
DyNoC: A Dynamic Infrastructure for Communication in Dynamically Reconfigurable Devices
提出了一种支持可重构器件上模块间实时通信的新方法。基于片上网络（NoC）的基础设施，我们开发了一个动态的通信基础设施，以及能够处理路由的NoC与动态放置的组件所造成的障碍的路由方法。我们证明了组件和引脚的不受限制的可达性，死锁的自由，我们最后显示了我们的方法的可行性，通过在现实生活中的例子应用。
2005-10-14 cs.AR
AMOEBA: A Coarse Grained Reconfigurable Architecture for Dynamic GPU Scaling
不同的GPU应用程序表现出不同的可扩展性模式，包括片上网络（NoC）、合并、内存和控制发散以及L1缓存行为。GPU由若干流式多处理器（SM）组成，这些SM共同决定如何分区和访问共享资源。近年来，SM的扩展出现了不同的路径，朝着规模扩大（更少，更大的SM）和向外扩展（更多，更小的SM）。然而，无论是向上扩展还是向外扩展都不能满足在给定GPU系统上运行的所有应用程序的可扩展性要求，这不可避免地导致某些应用程序的性能下降和资源利用不足。在这项工作中，我们调查的主要设计参数，影响GPU的缩放。然后，我们提出了AMOEBA，通过可重构的SM内核的GPU扩展的解决方案。AMOEBA在运行时监控和预测应用程序的可伸缩性，并调整SM配置以满足程序需求。AMOEBA还支持通过独立融合或拆分动态创建异构SM。AMOEBA是一个基于微架构的解决方案，不需要额外的编程工作或自定义编译器支持。我们的实验评估与应用程序从各种基准套件表明，AMOEBA能够实现最大的性能增益4.3倍，并产生47%的平均性能提高时，考虑到所有的基准测试。
2019-11-08 cs.AR
Bitwise Systolic Array Architecture for Runtime-Reconfigurable Multi-precision Quantized Multiplication on Hardware Accelerators
Dresden University of Technology, Germany（德累斯顿理工大学）；Ruhr University Bochum, Germany（博德大学）；Center for Scalable Data Analytics and Artificial Intelligence (ScaDS.AI Dresden/Leipzig), Germany（可扩展数据与人工智能研究中心（ScaDS.AI 德累斯顿/莱比锡））
提出一种运行时可重构的多精度多通道位级脉动阵列，支持混合精度量化神经网络推理，在FPGA上实现1.32-3.57倍加速，最高时钟频率250MHz。
2026-06-24 cs.AI cs.AR
The Multi-Dataflow Composer Tool: an open-source tool suite for Optimized Coarse-Grain Reconfigurable Hardware Accelerators and Platform Design
现代嵌入式和网络物理系统每天都需要更高的性能、能效和灵活性，以执行多个配置文件和功能，满足不断增长的自适应需求并保持执行效率。这些要求促使设计师采用异构和可重新配置的基板，而这些基板的开发和管理并不那么简单。尽管在许多领域中需要加速和灵活性，但硬件部署和操作的障碍仍然存在，因为需要特定的高级专业知识和技能。相关的挑战有效地解决了利用自动化战略，在某些情况下，如在拟议的工作，利用基于模型的方法。本文重点介绍了多数据流合成器（MDC）工具，旨在解决与粗粒度可重构硬件加速器的设计，优化和操作及其在现代异构衬底中的易于采用相关的问题。详细介绍了MDC的最新功能和改进，并对迄今为止尚未开发的机器人应用领域进行了评估。在Xilinx FPGA板上实现了一个用于机械臂的多轮廓轨迹生成器，以显示在哪些情况下可以应用粗粒度重新配置，哪些可以是MDC允许用户使用的参数和权衡。
2021-03-05 cs.AR
MARCA: Mamba Accelerator with ReConfigurable Architecture
Shanghai Jiao Tong University（上海交通大学）；Infinigence-AI（智源人工智能）
本研究提出可重构架构的Mamba加速器MARCA，通过三类创新设计，在不同规模Mamba模型上实现了远超CPU和GPU的加速比与能效提升。
2024-09-16 cs.AI cs.AR
Automated Floorplanning for Partially Reconfigurable Designs on Heterogenrous FPGAs
布局规划问题已被广泛探讨同构FPGA。大多数现代FPGA都由可配置逻辑块、DSP块、BRAM等形式的异构资源组成。对于异构FPGA的工作做得很少。此外，部分可重构性等特性允许对可执行设计进行动态更改，从而提高性能并非常有效地利用资源。在本文中，我们已经设计了一个部分可重构（PR）的FPGA设计，巧妙地决定提出的三个资源分配方案之一，布图规划一个特定类型的可重构区域的设计。我们还提出了一个有效的管理FPGA内部的空白空间，以减少面积和线长的空白空间检测算法。布图规划器在Xilinx Virtex 5和Artix 7 FPGA架构上进行了演示，可以轻松与现有供应商提供的Place和Route工具集成。布图规划器的主要目标是减少布线长度，最大限度地减少浪费的资源和面积。我们的布局规划器的性能评估使用MCNC基准。我们已经比较了我们提出的布局规划与其他先前发表的文献中报道的结果。我们观察到一个实质性的改善，在整体的电线长度以及执行时间。此外，布局规划器与供应商提供的位置和路线工具（Xilinx Vivado）集成，以自动化布局规划流程。在图像处理应用中使用的部分可重构中值滤波器上测试自动化过程。
2020-11-23 cs.AR
Towards Power Efficient DNN Accelerator Design on Reconfigurable Platform
现场可编程门阵列（FPGA）的指数级出现加速了深度神经网络（DNN）硬件实现的研究。在所有DNN处理器中，特定领域的架构，例如Google的张量处理器单元（TPU），已经超过了传统的GPU。然而，在可重构硬件中实现TPU应该强调节能以满足绿色计算的要求。电压缩放是一种流行的节能方法，在FPGA中可能有点关键，因为如果不以适当的方式进行，它可能会导致时序故障。在这项工作中，我们提出了一个超低功耗FPGA实现的TPU边缘应用。我们将TPU的收缩阵列划分为不同的FPGA分区，其中每个分区使用不同的近阈值（NTC）偏置电压来运行其FPGA内核。每个分区的偏置电压粗略计算所提出的静态计划。然而，偏置电压的进一步校准是通过所提出的运行时间方案来完成的。基于乘法累加器（MAC）不同设计路径的最小松弛值的四种聚类算法研究了FPGA的划分。为了克服由NTC引起的定时故障，具有较高最小松弛的MAC被放置在较低电压分区中，并且具有较低最小松弛路径的MAC被放置在较高电压分区中。该架构在商业平台Vivado和学术平台VTR中进行了仿真，Vivado采用Xilinx Artix-7 FPGA，VTR采用22 nm、45 nm、130 nm FPGA。仿真结果证实了电压缩放TPU在FPGA中的实现，也证明了其功率效率。
2022-02-14 cs.AR
Maintaining Virtual Areas on FPGAs using Strip Packing with Delays
每年，可用于动态部分可重构设备的计算资源都在大幅增加。在不久的将来，我们希望许多应用程序运行在一个单一的可重构设备。在本文中，我们提出了一个概念，多任务的动态部分可重构系统称为虚拟区域管理。我们解释了它的优势，展示了它的挑战，并讨论了可能的解决方案。此外，我们更详细地研究一个问题：包装模块随时间变化的资源请求。这一问题来自于可重构计算领域，产生了一个全新的优化问题。基于ILP和启发式方法进行了比较，在实验研究和讨论的缺点和好处。
2010-01-25 cs.AR cs.DS
RED: Energy Optimization Framework for eDRAM-based PIM with Reconfigurable Voltage Swing and Retention-aware Scheduling
本研究针对eDRAM基PIM内存设计被忽视的问题，提出RED框架，通过可重构电压摆幅和保留感知调度优化内存访问能耗，较SRAM基PIM能效提升3.05倍，eDRAM宏能耗降低74.88%。
2025-02-13 cs.AR
Reconfigurable and approximate computing for video coding
本章首先讨论了视频编码系统的限制和需求。传统的单片编解码器规范缺乏灵活性，不适合对编解码器之间的共性进行建模，也不适合在连续的编解码器代/更新之间促进可重用性，这是ISO/IEC MPEG委员会制定新标准倡议的主要触发因素，称为可重构视频编码（RVC）。MPEG-RVC框架利用视频编码背后的可重构性来促进灵活和可重构的编解码器设计，以及支持动态重配置。本章继续考虑各种功能块的固有弹性（如高效视频编码中的运动估计，HEVC）和用户感知的变化水平使视频编码适合应用近似计算技术。近似计算，如果在设计时得到适当的支持，可以实现运行时的权衡，代表了一个新的方向，在硬件软件协同设计的研究。在视频编码中使用的近似计算背后的主要假设是，准确度（在这种情况下，在编解码器执行期间）不需要始终相同。本章的最后一部分试图将所讨论的概念和评论放在一起，作者认为，这些概念和评论是一些有趣的研究方向。
2021-03-05 cs.AR
Dynamic DNNs Meet Runtime Resource Management on Mobile and Embedded Platforms
深度神经网络（DNN）推理越来越多地在移动和嵌入式平台上执行，这是由于低延迟和更好的隐私性。然而，由于密集的计算和内存访问，在这些平台上的高效部署是具有挑战性的。我们提出了DNN性能和能量优化的整体系统设计，结合了算法和硬件的权衡机会。该系统可以被看作是三个抽象层：设备层包含异构计算资源;应用层具有多个并发工作负载;运行时资源管理层监视动态变化的算法性能目标以及硬件资源和约束，并试图通过同时调整算法和硬件来满足它们。此外，我们说明了运行时的方法，通过一个动态版本的“一次为所有的网络”（即动态OFA），它可以扩展的ConvNet架构，以适应异构计算资源的有效性和不同的模型架构，如Transformer具有良好的通用性。与最先进的动态DNN相比，我们在Jetson Xavier NX上使用ImageNet的实验结果表明，对于类似的ImageNet Top-1准确度，Dynamic-OFA的速度快达3.5倍（CPU），2.4倍（GPU），或者在类似的延迟下，准确度高出3.8%（CPU），5.1%（GPU）。此外，与Linux总督（例如性能，schedutil）相比，我们的运行时方法在类似的延迟下降低了16.5%的能耗。
2022-06-07 cs.AR
Reconfigurable Hardware Implementation of the Successive Overrelaxation Method
在本章中，我们研究了在可重构硬件中实现SOR的可行性。我们使用Handel-C，一个更高层次的设计工具，编码我们的设计，这是分析，综合，并放置和路由使用FPGA的专有软件（DK设计套件，Xilinx ISE 8.1i，和Quartus II 5.1）。我们的目标是Virtex II Pro、Altera Stratix和Spartan 3L，后者嵌入在Celoxica基于FPGA的RC 10系统中。我们报告了针对Virtex II Pro的计时结果，并将其与用C++编写并在通用处理器（GPP）上运行的软件版本结果进行比较。
2019-05-12 cs.AR cs.DC
Towards a Trusted Execution Environment via Reconfigurable FPGA
可信执行环境（TEE）通过提供与系统其余部分隔离的环境，用于保护敏感数据并为安全关键型应用程序运行安全执行。然而，在过去的几年中，TEE已经被证明是薄弱的，因为无论是基于面向安全的硬件扩展（例如，Arm TrustZone）或求助于专用安全元素的漏洞被多次利用。在这个项目中，我们介绍了可信执行环境的需求（TEEOD），一种新的TEE设计，利用可编程逻辑（PL）的异构系统芯片（SoC）作为安全的执行环境。与其他TEE设计不同，TEEOD可以提供高带宽连接和物理片上隔离。我们针对Ultra 96-V2平台实施了一个概念验证（proof-of-concept，缩写为OOP）实施。所进行的评估表明，TEEOD可以同时托管多达6个飞地，每个飞地的资源使用率分别为总LUT、FF和BRAMS的7.0%、3.8%和15.3%。为了证明TEEOD在实际应用中的实用性，我们成功地运行了一个传统的开源比特币钱包。
2021-07-08 cs.AR cs.CR
ViPSN 2.0: A Reconfigurable Battery-free IoT Platform for Vibration Energy Harvesting
本文提出模块化可重构无电池物联网平台ViPSN 2.0，通过支持多种振动能量收集器和能量指示电源管理框架，在能量受限条件下可靠支持从超低功耗信标到高功率远距离通信及间歇图像捕获的多种应用。
2025-07-07 cs.AR
Flex-TPU: A Flexible TPU with Runtime Reconfigurable Dataflow Architecture
University of South Carolina（南卡罗来纳大学）
针对传统TPU单一数据流限制DNN推理性能、降低计算单元利用率的问题，本文提出可在运行时按层动态切换数据流的Flex-TPU，实验显示其性能最高提升2.75倍，仅带来极小面积与功耗开销。
2024-07-11 cs.AI cs.AR cs.DC
ARENA: Asynchronous Reconfigurable Accelerator Ring to Enable Data-Centric Parallel Computing
由于硬件专业化的趋势和数据驱动应用的出现，下一代HPC和数据中心可能是可重构的和以数据为中心的。在本文中，我们提出了ARENA -一个异步可重构的加速器环架构作为一个潜在的场景，未来的HPC和数据中心将是什么样子。尽管使用粗粒度可重构阵列（CGRAs）作为基板平台，我们的主要贡献不仅是CGRA集群设计本身，而且还集成了一个新的架构和编程模型，使异步任务跨集群的可重构节点，从而使专门的计算数据，而不是相反。我们假设分布式数据存储，而不断言任何关于数据分布的先验知识。当任务发现它所需的大部分数据在当前节点可用时，硬件专门化发生在运行时。换句话说，我们动态生成数据驻留的专用CGRA加速器。通过在由快速环形网络连接的CGRA集群之间循环任务令牌来实现将计算带到数据的异步任务，该任务令牌描述了要为任务执行的数据流图。对不同领域的一组HPC和数据驱动应用程序的评估表明，ARENA可以提供更好的并行可扩展性，减少数据移动（53.9%）。与当代以计算为中心的并行模型相比，ARENA可以带来平均4.37倍的加速比。在45 nm工艺条件下，所合成的CGRA及其任务调度器仅占用2.93mm^2的芯片面积，工作频率为800 MHz，平均功耗为759.8mW。ARENA还支持多应用程序的并发执行，为未来的高性能并行计算和数据分析系统提供理想的架构支持。
2021-04-19 cs.AR cs.DC
Decision Tree Based Hardware Power Monitoring for Run Time Dynamic Power Management in FPGA
Hong Kong University of Science and Technology（香港科技大学）；Nanyang Technological University（南洋理工大学）
细粒度的运行时电源管理技术可能是降低功耗的有前途的解决方案。因此，必须建立精确的功率监测方案以在短时间内获得动态功率变化（即，数十或数百个时钟周期）。在本文中，我们利用基于决策树的功耗建模方法，建立细粒度的FPGA平台上的硬件功耗监控。一个通用的和完整的设计流程，开发实现决策树功率模型，能够精确地估计动态功耗在一个细粒度的方式。提出了一种灵活的硬件功耗监测体系结构，该体系结构可以在任何RTL设计中进行运行时功耗估计，无需额外的功耗测量设备。将该模型应用于不同资源类型的基准测试的实验结果表明，动态功率估计的平均误差高达4%。此外，由功率监测电路引起的面积、功率和性能的开销非常低。最后，我们将我们的电源监控技术应用到电源管理中，使用片上多相调节器作为概念验证，结果表明FPGA内部逻辑的电源效率提高了14%。
2020-09-03 cs.AR cs.LG
ReSCom: A Reconfigurable Spiking Neural Network Accelerator Using Stochastic Computing
University of Tehran（德黑兰大学）
提出ReSCom，一种基于随机计算的可重构SNN加速器，通过随机算术降低硬件复杂度，支持IF、LIF和突触神经元模型，在MNIST上达到92.80%准确率，每图仅耗0.05mJ能量。
2026-06-12 cs.AR cs.NE
ReSiPI: A Reconfigurable Silicon-Photonic 2.5D Chiplet Network with PCMs for Energy-Efficient Interposer Communication
已经提出了2.5D小芯片系统来改善大规模芯片的低制造良率。然而，通过电子插入器连接小芯片会对插入器网络施加高业务负载。硅光子技术已经显示出在片内片上网络（NoC）结构中以低延迟处理大量流量的巨大前景。尽管硅光子器件的最新进展已经扩展了光子NoC以实现2.5D小芯片系统中的高带宽通信，但是这种基于插入器的光子网络仍然遭受高功耗。在这项工作中，我们设计和分析了一种新的可重构的高能效和可感知的硅光子2.5D内插器网络，称为ReSiPI。考虑到运行时的流量，ReSiPI能够动态部署小芯片间的光子网关，以改善整体网络拥塞。ReSiPI还采用基于相变材料（PCM）的开关元件来动态地重新配置和功率门控光子插入器网络，从而提高网络功率效率。与现有最先进的2.5D光子网络相比，ReSiPI平均降低了37%的延迟，降低了25%的功率，并将网络中的能量最小化了53%。
2022-08-08 cs.AR cs.ET physics.optics
High Performance Reconfigurable Computing Systems
电子芯片技术的快速发展和进步为系统工程师提供了各种新的实施方案。选择在通用处理器（GPP）上运行的灵活程序和使用专用集成电路（ASIC）的固定硬件实现之间变化。许多其他的实现选项，例如，具有RISC处理器和DSP内核的系统。其他选项包括图形处理器和微控制器。专业处理器当然比通用处理器提高了性能，但这是灵活性的交换条件。结合GPP的灵活性和ASIC的高性能，引入可重构计算（RC）作为一种新的实现选项，在通用性和速度之间取得平衡。本章的重点是介绍可重构计算机作为现代超级计算体系结构。本章还探讨了目前RC系统发展进步背后的主要原因。此外，还包括对各种RC系统的技术调查，为比较奠定了共同基础。此外，本章主要介绍了在MorphoSys RC系统下实施的案例研究。所选的案例研究属于不同的应用领域，如计算机图形学和信息编码。并行版本的研究算法的开发，以匹配的拓扑结构支持的MorphoSys。针对不同特点的实施方案进行了性能评估和结果分析。
2019-04-10 cs.AR cs.GR cs.IT
User-Aware Power Management for Mobile Devices
由于移动设备中用户应用程序的运行时间越来越长，延长电池寿命的电源管理技术变得越来越重要。即使用户不使用任何应用程序，电池寿命也会不断缩短。这是由于移动平台的服务守护进程和基于网络的数据同步操作。在本文中，我们提出了一个新的电源管理系统，认识到空闲时间的设备，以减少移动设备的电池消耗。
2021-01-21 cs.AR cs.OS
