Using System Hyper Pipelining (SHP) to Improve the Performance of a Coarse-Grained Reconfigurable Architecture (CGRA) Mapped on an FPGA
众所周知的方法C-Slow Retiming（CSR）可以用来自动将给定的CPU转换为具有独立线程的多线程CPU。这些CPU被称为流处理器或桶处理器。系统超流水线（SHP）通过允许执行动态数量的线程并使线程停止、绕过和重新排序，在CSR之上添加了新的灵活性。SHP现在被应用于粗粒度可重构架构（CGRA）的编程元素（PE）。通过使用SHP，每个PE可以实现更高的性能。可以使用SHP提供的灵活性在PE上实现Fork-Join操作，以动态调整每个PE的线程数。多个线程可以在本地共享相同的数据，这大大减少了CGRA路由结构上的数据流量负载。本文展示了一个CGRA使用SHP-ed RISC-V内核作为PE在FPGA上实现的结果。
2015-08-28 cs.AR
A Partitioning Methodology for Accelerating Applications in Hybrid Reconfigurable Platforms
在本文中，我们提出了一种划分和映射计算密集型应用程序在可重构硬件块的不同粒度的方法。一个通用的混合可重构体系结构被认为是这样的方法可以适用于大量的异构可重构平台。该方法主要包括两个阶段，应用程序的分析和映射到细粒度和粗粒度的硬件资源。还开发了一个由分析、划分和绘图工具组成的原型框架。对于粗粒度可重构硬件，我们使用我们以前开发的高性能粗粒度数据路径。在这项工作中，该方法是使用两个现实世界的应用程序，OFDM发射机和JPEG编码器进行验证。在OFDM发射机的情况下，最大的时钟周期减少82%，相对于在一个所有的细粒度映射解决方案实现。JPEG的相应性能提高了43%。
2007-10-25 cs.AR
Mapping code on Coarse Grained Reconfigurable Arrays using a SAT solver
Università della Svizzera Italiana（瑞士意大利语大学）
本文提出了一种基于SAT求解器的编译方法，用于在粗粒度可重构阵列上实现更高效的映射，从而减少编译时间并提高映射质量。
2025-12-02 cs.AR
HeLEx: A Heterogeneous Layout Explorer for Spatial Elastic Coarse-Grained Reconfigurable Arrays
HeLEx通过分支定界搜索优化异构CGRAs布局，显著减少操作数量、面积和功率消耗。
2025-11-24 cs.AR
Hardware Abstractions and Hardware Mechanisms to Support Multi-Task Execution on Coarse-Grained Reconfigurable Arrays
特定于域的加速器用于从边缘设备到数据中心的各种计算系统中。粗粒度可重构阵列（CGRA）代表了FPGA的灵活性和ASIC的效率之间的架构中点，并且是在应用领域内服务于多任务工作负载的有希望的候选者。不幸的是，将多个任务调度到CGRA上是具有挑战性的。CGRA缺乏捕获硬件资源的抽象，使得工作负载调度器无法为不同的调度推断性能、能量和利用率。本文首先提出了一种CGRA体系结构，该体系结构能够灵活地划分关键资源，包括全局缓冲存储器容量、全局缓冲内存带宽和计算资源。分区的资源用作硬件抽象，将编译和资源分配解耦。编译器使用这些抽象进行粗粒度的资源映射，调度器使用它们在运行时间进行灵活的资源分配。然后，我们提出了两个硬件机制来支持多任务执行。灵活形状的执行区域通过映射具有不同资源需求的多个任务来提高整体资源利用率。动态部分重新配置（DPR）使CGRA能够在调度器快速做出决策时更新硬件配置。我们表明，我们的抽象可以帮助自动和有效地将多任务工作负载调度到我们的目标CGRA上，并具有高利用率，与一次运行单个任务的基准CGRA相比，多任务云工作负载的吞吐量提高了1.05倍至1.24倍，延迟降低了23-28%，自治系统工作负载的延迟降低了60.8%。
2023-01-02 cs.AR
Inter-thread Communication in Multithreaded, Reconfigurable Coarse-grain Arrays
传统的冯·诺依曼GPGPU只允许线程通过内存进行组对组的通信。在此模型中，一组生产者线程将中间值写入内存，这些中间值在屏障同步后由一组消费者线程读取。为了减轻这种通信方法所带来的内存带宽，GPGPU提供了一种小型暂存器，可以防止中间值使DRAM带宽过载。在本文中，我们介绍了直接线程间通信的大规模多线程CGRA，中间值直接通过计算结构上的点对点的基础上进行通信。此方法避免了将值写入内存的需要，消除了对专用暂存器的需要，并避免了工作组全局屏障。本文介绍了编程模型（CUDA）和执行模型的扩展，以及硬件原语，促进通信。我们对在新系统上运行的Rodinia基准测试的模拟表明，与同等的Nvidia GPGPU相比，直接线程间通信提供了4.5倍的平均加速比（最大13.5倍），并将系统功耗平均降低了7倍（最大33倍）。
2018-01-16 cs.AR
Capstone: Power-Capped Pipelining for Coarse-Grained Reconfigurable Array Compilers
University of Southern California（南加州大学）
Capstone通过功率感知流水线技术，优化CGRA编译器在功率限制下的性能与能效。
2026-03-01 cs.AR
SAT-MapIt: A SAT-based Modulo Scheduling Mapper for Coarse Grain Reconfigurable Architectures
SYS Institute Università della Svizzera italiana Lugano, Switzerland；Computer Science University of California, Los Angeles Los Angeles, United States
SAT-MapIt通过SAT公式优化模调度，提升粗粒度可重构架构中循环映射的效率和性能。
2025-12-02 cs.AR
DICE: Enabling Efficient General-Purpose SIMT Execution with Statically Scheduled Coarse-Grained Reconfigurable Arrays
University of Washington（华盛顿大学）
DICE通过静态调度粗粒度可重构阵列（CGRAs）解决GPU SIMD执行中的能耗问题，减少寄存器访问并提升能效，实验表明其在能耗和能效方面优于NVIDIA Turing架构。
2026-05-06 cs.AR
Q2Logic: An Coarse-Grained Architecture targeting Schrödinger Quantum Circuit Simulations
量子计算正在成为一种重要的（但激进的）技术，它可能会使我们在某些应用中超越摩尔定律。如今，在改进量子计算机的同时，计算机科学家也在很大程度上依赖量子电路模拟器来开发算法。大多数现有的量子电路模拟器都运行在通用CPU或GPU上。然而，与此同时，量子电路本身为并行化提供了多种机会，其中一些可以更好地映射到其他架构-架构，如可重构系统。在这项早期工作中，我们创建了一个名为Q2 Logic的量子电路模拟器系统。Q2 Logic是一种粗粒度可重构架构（CGRA），作为现场可编程门阵列（FPGA）的覆盖层实现，但专门用于量子模拟。我们描述了Q2 Logic是如何创建的，并揭示了实施细节、限制和机会。我们通过经验比较Q2 Logic（在英特尔Agilex FPGA上运行）与最先进的框架SVSim（在现代处理器上运行）的性能来结束研究，显示了三个大型电路（#qbit=27）的改进，其中Q2 Logic可以快7倍。
2023-03-02 cs.AR
Mapping Stencils on Coarse-grained Reconfigurable Spatial Architecture
模板表示一类计算模式，其中输出网格点取决于输入网格中相邻点的固定形状。在科学应用中，速记计算是普遍的，占用了超级计算资源的很大一部分。因此，优化模板程序以获得最佳性能一直很重要。大量的研究集中在几乎所有并行架构上优化模板计算。Stenchmark应用程序具有规则的依赖模式、固有的流水线并行性和大量的数据重用。这使得这些应用程序成为粗粒度可重构空间架构（CGRA）的完美匹配。CGRA由许多与片上网络连接的简单小型处理元件（PE）组成。每个PE可以配置为执行模板计算的一部分，并且所有PE并行运行;网络也可以配置为使加载的数据可以直接从PE传递到邻居PE，从而由许多PE重用，而不会出现寄存器溢出和内存流量。如何有效地将模板计算映射到CGRA是性能的关键。在本文中，我们展示了一些独特的和可推广的方式映射一个和多维模板计算的CGRA，充分利用数据重用的机会和并行性。我们的模拟实验表明，这些映射是有效的，使CGRA的性能优于国家的最先进的GPU。
2021-03-22 cs.AR cs.DC cs.PF
Reinforcement Learning Approach for Mapping Applications to Dataflow-Based Coarse-Grained Reconfigurable Array
Micron Technology, Inc.（美光科技公司）
流引擎（SE）是一个粗粒度可重配置阵列，它提供了编程灵活性和高性能与能源效率。要在SE上执行的应用程序被表示为同步数据流（SDF）图的组合，其中每个指令被表示为节点。每个节点都需要映射到SE中正确的插槽和数组，以确保程序的正确执行。这产生了具有巨大且稀疏的搜索空间的优化问题，对于该搜索空间，手动找到映射是不切实际的，因为它需要SE微架构的专业知识和知识。在这项工作中，我们提出了一个强化学习框架与全局图注意力（GGA）模块和输出屏蔽无效的位置，以发现和优化指令调度。我们使用近端策略优化来训练一个模型，该模型基于对SE设备及其约束进行建模的奖励函数将操作放置到SE瓦片中。GGA模块由图神经网络和注意力模块组成。图神经网络创建SDF的嵌入，并且注意力块用于对顺序操作布局进行建模。我们展示了某些工作负载如何映射到SE以及影响映射质量的因素的结果。我们发现，除了GGA，平均而言，发现10%更好的指令时间表的总时钟周期和掩蔽提高了20%的奖励。
2022-05-26 cs.AI cs.AR cs.LG
NEURA: A Unified and Retargetable Compilation Framework for Coarse-Grained Reconfigurable Architectures
The Hong Kong University of Science and Technology（香港科技大学）；The Hong Kong University of Science and Technology (Guangzhou)（香港科技大学（广州））；Google（谷歌）；Arizona State University（亚利桑那州立大学）
NEURA通过统一的数据流中间表示解决CGRA中的控制-数据流不匹配问题，实现高效加速并支持多种执行模型的重定向。
2026-04-05 cs.AR cs.PL
RAD-Sim: Rapid Architecture Exploration for Novel Reconfigurable Acceleration Devices
随着现场可编程门阵列（FPGA）容量的持续增长以及它们被纳入到新的环境中，例如嵌入式系统，我们已经见证了一类超越传统FPGA架构的新型可重构加速器件（RAD）的引入。这些器件将可重新配置的结构与粗粒度的域专用加速器块相结合，所有加速器块都通过高性能分组交换片上网络（NoC）连接，以实现高效的系统范围通信。然而，我们缺乏必要的工具来有效地探索RAD的巨大设计空间，研究其不同组件之间的复杂交互，并评估各种设计选择的组合。在这项工作中，我们开发的RAD-Sim，一个周期级的架构模拟器，允许快速的应用程序驱动的探索新的RAD的设计空间。为了展示RADSim的功能，我们在RAD实例上映射和模拟了最先进的深度学习（DL）推理覆盖，该RAD实例包含FPGA结构和复杂的硬矩阵向量乘法引擎，通过系统范围的NoC进行通信。通过这个例子，我们展示了RAD-Sim如何帮助架构师量化更改特定架构参数对端到端应用程序性能的影响。
2023-01-12 cs.AR
COMPOSE: Static Timing-driven Composable Reconfigurable Architecture for Accelerating Recurrence-Bound Loops
National University of Singapore（新加坡国立大学）
提出COMPOSE架构，通过静态时序信息指导动态形成处理单元，空间融合跨迭代操作并选择性利用时序松弛，解决循环间依赖，提升性能1.6倍，降低EDP 2.9倍。
2026-06-23 cs.AR
A flexible framework for early power and timing comparison of time-multiplexed CGRA kernel executions
针对CGRA设计空间庞大、需耗时综合才能评估性能的问题，提出一种可模拟内核执行的表征框架，能快速返回能耗与延迟值，实现不同内核和硬件配置的早期即时对比分析。
2025-09-03 cs.AR
Automated Design Space Exploration of CGRA Processing Element Architectures using Frequent Subgraph Analysis
粗粒度可重构阵列（CGRA）处理单元（PE）的架构对运行在CGRA上的应用的性能和能量效率具有显著影响。本文提出了一种自动化的方法来生成专门的PE架构的应用程序或应用程序域。从一组应用程序中挖掘的频繁子图被合并以形成专用于该应用程序域的PE架构。对于图像处理和机器学习领域，我们生成的专用PE的能效比基线PE高出10.5倍，消耗的面积比基线PE少9.1倍。
2021-04-29 cs.AR
MINISA: Minimal Instruction Set Architecture for Next-gen Reconfigurable Inference Accelerator
Georgia Institute of Technology（佐治亚理工学院）
MINISA通过虚拟神经元粒度编程，减少芯片外指令流量，提升推理加速器性能，实现高达31.6倍的端到端加速。
2026-03-21 cs.AR cs.PL
Achieving Efficient Realization of Kalman Filter on CGRA through Algorithm-Architecture Co-design
在本文中，我们提出了有效的实现卡尔曼滤波器（KF），可以达到高达65%的理论峰值性能的底层架构平台。KF的实现使用改进的Faddeeva算法（MFA）作为一个基本的构建块，由于其通用性和REDEFINE粗粒度可重构架构（CGRA）被用作实验平台，因为REDEFINE是能够支持实现一组算法计算结构在运行时的可重构数据路径（RDP）。我们在KF的实现中进行了几次基于硬件和软件的优化，在Gflops方面比第一次实现KF提高了116%。总的来说，与KF，4- 105倍的性能改进Gflops/瓦特方面的几个学术和商业上可用的实现KF。在REDEFINE中，我们证明了我们的实现是可扩展的，并且所获得的性能与底层硬件资源相称
2018-02-10 cs.AR cs.MS
Generic Connectivity-Based CGRA Mapping via Integer Linear Programming
粗粒度可重构体系结构（CGRA）是具有大型粗粒度可重构逻辑块和多位数据路径式布线的可编程逻辑器件。CGRA通常具有相对受限的数据路由网络，因此它们吸引了使用精确方法的CAD映射工具，例如线性规划（ILP）。然而，针对通用架构的工具必须使用大型约束系统来充分描述架构的灵活性，从而导致冗长的运行时间。在本文中，我们建议从一个通用的设备模型中获得连接信息，并使用它来创建更简单的ILP，我们结合在一个迭代的时间表，并保留大部分的完全通用的ILP方法的准确性。这种新方法的加速几何平均值为5.88倍，考虑到基准测试在完全通用的ILP上没有达到7.5小时的时间限制，否则为37.6倍。这是使用一组基准测试来测量的，这些基准测试最初用于评估完全通用的方法，还有几个基准测试代表了三种不同的CGRA架构上的计算任务。新方法的所有运行时间都小于20分钟，90%时间为410秒。建议的映射技术集成到，并使用开源CGRA-ME架构建模和探索框架进行评估。
2019-04-30 cs.AR
ReDas: A Lightweight Architecture for Supporting Fine-Grained Reshaping and Multiple Dataflows on Systolic Array
针对传统脉动阵列PE利用率低、现有灵活架构重构粒度粗或硬件开销大的问题，提出轻量级可重构脉动阵列ReDas，支持细粒度重构与多数据流，搭配高效映射器实现显著的性能与能效提升。
2024-05-15 cs.AR
WaveCert: Translation Validation for Asynchronous Dataflow Programs via Dynamic Fractional Permissions
针对数据流编译器转换异步程序易出错的问题，提出基于动态分数权限的翻译验证技术WaveCert，在RipTide CGRA架构的编译器中发现8个漏洞并验证了基准套件程序的编译正确性。
2024-04-12 cs.AR cs.PL
