The Multi-Dataflow Composer Tool: an open-source tool suite for Optimized Coarse-Grain Reconfigurable Hardware Accelerators and Platform Design
现代嵌入式和网络物理系统每天都需要更高的性能、能效和灵活性，以执行多个配置文件和功能，满足不断增长的自适应需求并保持执行效率。这些要求促使设计师采用异构和可重新配置的基板，而这些基板的开发和管理并不那么简单。尽管在许多领域中需要加速和灵活性，但硬件部署和操作的障碍仍然存在，因为需要特定的高级专业知识和技能。相关的挑战有效地解决了利用自动化战略，在某些情况下，如在拟议的工作，利用基于模型的方法。本文重点介绍了多数据流合成器（MDC）工具，旨在解决与粗粒度可重构硬件加速器的设计，优化和操作及其在现代异构衬底中的易于采用相关的问题。详细介绍了MDC的最新功能和改进，并对迄今为止尚未开发的机器人应用领域进行了评估。在Xilinx FPGA板上实现了一个用于机械臂的多轮廓轨迹生成器，以显示在哪些情况下可以应用粗粒度重新配置，哪些可以是MDC允许用户使用的参数和权衡。
2021-03-05 cs.AR
FEATHER: A Reconfigurable Accelerator with Data Reordering Support for Low-Cost On-Chip Dataflow Switching
Georgia Institute of Technology（佐治亚理工学院）；IBM Research（IBM研究院）
FEATHER通过Nest空间数组和BIRRD多阶段缩减网络实现灵活的数据重排，支持无缝切换最优数据流，提升推理延迟和能效。
2024-05-21 cs.AR
MxGLUT: A Reconfigurable LUT-Centric Broadcast Dataflow Accelerator for Mixed-Precision GEMM
University of Macau（澳门大学）；Guangdong Institute of Intelligence Science and Technology（广东省智能科学技术研究院）
提出MxGLUT，一种基于可重构LUT中心广播数据流的混合精度GEMM加速器，通过统一LUT计算机制支持FP8-INT4和FP8-FP8，消除独立FP数据路径，在预填充和解码阶段分别实现2.16倍和1.49倍延迟加速，面积和能效显著提升。
2026-07-03 cs.AR
DittoGym: Learning to Control Soft Shape-Shifting Robots
Tsinghua University（清华大学）；Massachusetts Institute of Technology（麻省理工学院）
本文研究可重构软体机器人的高维强化学习控制，提出统一动作空间与由粗到细课程，并构建 DittoGym 基准，实现机器人在任务序列中多次自主变形。
2025-05-12 cs.LG cs.RO
Dataflow Optimized Reconfigurable Acceleration for FEM-based CFD Simulations
本文提出了一种基于AMD Alveo U200 FPGA和HLS的数据流优化可重构加速器，用于加速FEM求解Navier-Stokes方程的CFD仿真，相比Vitis-HLS实现性能提升7.9倍，延迟降低45%，功耗降低3.64倍。
2025-04-07 cs.AR physics.flu-dyn
WaveCert: Translation Validation for Asynchronous Dataflow Programs via Dynamic Fractional Permissions
针对数据流编译器转换异步程序易出错的问题，提出基于动态分数权限的翻译验证技术WaveCert，在RipTide CGRA架构的编译器中发现8个漏洞并验证了基准套件程序的编译正确性。
2024-04-12 cs.AR cs.PL
Accelerating Exact Combinatorial Optimization via RL-based Initialization -- A Case Study in Scheduling
University of Utah（犹他大学）
针对数据流图调度这一NP难问题，提出两阶段RL到ILP的调度框架，结合RL粗粒度调度、解松弛与ILP精确求解，在保证最优性的同时实现最高128倍加速，性能优于商用EdgeTPU编译器。
2023-08-19 cs.AR cs.LG
Understanding the Design-Space of Sparse/Dense Multiphase GNN dataflows on Spatial Accelerators
图神经网络（GNN）最近引起了人们的广泛兴趣，因为它们成功地从云和HPC中的几个关键应用程序的图结构数据中学习表示。由于其独特的计算和存储器特性来自计算的密集和稀疏阶段之间的相互作用，可重新配置的空间流（又名空间）加速器的出现通过映射优化的空间流（即，计算顺序和并行性）。这项工作的目标是描述和理解在空间加速器上运行GNN的设计空间，以便映射器或设计空间探索工具根据工作负载优化设计空间。具体来说，我们提出了一种分类法来描述所有可能的选择，用于在空间加速器上在空间和时间上映射GNN推理的密集和稀疏阶段，捕获阶段内的最低和阶段间的最低（流水线）。使用这种分类法，我们做深入的成本和效益的几个并行执行和执行的硬件参数的并行执行的影响和价值的灵活性，以支持流水线执行的案例研究。
2022-03-07 cs.AR cs.DC
Resource Sharing and Pipelining in Coarse-Grained Reconfigurable Architecture for Domain-Specific Optimization
粗粒度可重构体系结构旨在实现高性能和灵活性的目标。然而，现有的可重构阵列架构需要许多资源，而不考虑特定的应用领域。占用长等待时间和/或大面积的功能资源可以在处理元件之间流水线化和/或共享。因此，对于某些应用领域，可以在不降低性能的情况下有效地降低硬件成本和延迟。我们建议这样的可重构阵列架构模板和设计空间探索流程的特定领域的优化。实验结果表明，我们的方法是更有效的性能和面积相比，现有的可重构架构。
2007-10-25 cs.AR
Pixie: A heterogeneous Virtual Coarse-Grained Reconfigurable Array for high performance image processing applications
粗粒度可重构阵列（CGRA）实现了可编程性的简化，并降低了开发成本。它们特别适用于可重构计算应用。更小的编译成本和减少的重新配置开销使它们成为加速高性能计算应用程序（如图像处理）的有吸引力的平台。CGRA是ASIC，因此生产成本昂贵。然而，现场可编程门阵列（FPGA）对于小批量产品相对便宜，但它们不那么容易编程。通过在FPGA上实现虚拟粗粒度可重构阵列（VCGRA），我们将两者结合起来。VCGRA是具有大路由开销的FPGA和ASIC之间的折衷。在这个角度来看，我们提出了一种新的异构虚拟粗粒度可重构阵列（VCGRA）称为“Pixie”，这是适合实现高性能的图像处理应用。建议的VCGRA包含通用的处理元件和虚拟通道，使用硬件描述语言VHDL描述。这两个元素已被优化，通过使用参数化配置工具流程，并导致在资源减少的24%，每个处理元素和82%，每个虚拟通道分别。
2017-05-04 cs.AR
NEURA: A Unified and Retargetable Compilation Framework for Coarse-Grained Reconfigurable Architectures
The Hong Kong University of Science and Technology（香港科技大学）；The Hong Kong University of Science and Technology (Guangzhou)（香港科技大学（广州））；Google（谷歌）；Arizona State University（亚利桑那州立大学）
NEURA通过统一的数据流中间表示解决CGRA中的控制-数据流不匹配问题，实现高效加速并支持多种执行模型的重定向。
2026-04-05 cs.AR cs.PL
Cascade: An Application Pipelining Toolkit for Coarse-Grained Reconfigurable Arrays
虽然粗粒度可重构阵列（CGRAs）已经成为有前途的可编程加速器架构，流水线应用程序上运行的CGRAs需要确保高的最大时钟频率。目前的CGRA编译器要么缺乏流水线技术，导致低性能或执行穷举流水线，导致高能量和资源消耗。我们介绍Cascade，一个CGRA的应用程序流水线工具包，包括CGRA应用程序频率模型，CGRA应用程序编译器的自动流水线技术，密集和稀疏的应用程序，以及硬件优化，以提高应用程序频率。与没有流水线的编译器相比，级联在各种密集的图像处理和机器学习工作负载上实现了7 - 34倍的低关键路径延迟和7 - 190倍的低EDP，以及2 - 4.4倍的低关键路线延迟和1.5 - 4.2倍的低EDP。
2022-11-23 cs.AR
A Survey on Coarse-Grained Reconfigurable Architectures from a Performance Perspective
随着Dennard缩放和摩尔定律的终结，计算机用户和研究人员正在积极探索其他形式的计算，以继续我们所享受的性能缩放。在后摩尔时代的替代方案中，更突出和实用的是可重构系统，粗粒度可重构架构（CGRA）似乎能够在性能和可编程性之间取得平衡。在本文中，我们调查的CGRAs的景观。我们总结了近三十年来关于这一主题的文献，特别关注不同CGRA背后的前提以及它们是如何演变的。接下来，我们编译可用CGRA的指标，并分析其性能属性，以了解和发现未来专门针对高性能计算（HPC）的CGRA研究的知识差距和机会。我们发现，有足够的机会，未来的研究CGRAs，特别是在规模，功能，支持并行编程模型，并评估更复杂的应用程序。
2020-09-15 cs.AR
Canal: A Flexible Interconnect Generator for Coarse-Grained Reconfigurable Arrays
粗粒度可重构阵列（CGRA）互连的架构不仅对所得到的加速器的灵活性，而且对它的功率、性能和面积具有显著影响。需要探索具有复杂权衡的设计决策，以在各种不断发展的应用程序中保持效率和性能。本文介绍了运河，Python嵌入式领域特定语言（eDSL）和编译器，用于指定和生成CGRA的可重构互连。Canal使用基于图形的中间表示（IR），可以轻松生成硬件，并与布局和布线工具紧密集成。我们评估运河通过构建一个完全静态的互连和一个混合互连与现成的有效信令，并通过修改开关盒拓扑结构，路由轨道的数量，和互连瓦片连接进行设计空间探索的互连架构。通过将基于图形的IR用于CGRA互连、eDSL和互连生成系统，Canal实现了CGRA互连的快速设计空间探索和创建。
2022-11-30 cs.AR
ReDas: A Lightweight Architecture for Supporting Fine-Grained Reshaping and Multiple Dataflows on Systolic Array
针对传统脉动阵列PE利用率低、现有灵活架构重构粒度粗或硬件开销大的问题，提出轻量级可重构脉动阵列ReDas，支持细粒度重构与多数据流，搭配高效映射器实现显著的性能与能效提升。
2024-05-15 cs.AR
Using System Hyper Pipelining (SHP) to Improve the Performance of a Coarse-Grained Reconfigurable Architecture (CGRA) Mapped on an FPGA
众所周知的方法C-Slow Retiming（CSR）可以用来自动将给定的CPU转换为具有独立线程的多线程CPU。这些CPU被称为流处理器或桶处理器。系统超流水线（SHP）通过允许执行动态数量的线程并使线程停止、绕过和重新排序，在CSR之上添加了新的灵活性。SHP现在被应用于粗粒度可重构架构（CGRA）的编程元素（PE）。通过使用SHP，每个PE可以实现更高的性能。可以使用SHP提供的灵活性在PE上实现Fork-Join操作，以动态调整每个PE的线程数。多个线程可以在本地共享相同的数据，这大大减少了CGRA路由结构上的数据流量负载。本文展示了一个CGRA使用SHP-ed RISC-V内核作为PE在FPGA上实现的结果。
2015-08-28 cs.AR
A Partitioning Methodology for Accelerating Applications in Hybrid Reconfigurable Platforms
在本文中，我们提出了一种划分和映射计算密集型应用程序在可重构硬件块的不同粒度的方法。一个通用的混合可重构体系结构被认为是这样的方法可以适用于大量的异构可重构平台。该方法主要包括两个阶段，应用程序的分析和映射到细粒度和粗粒度的硬件资源。还开发了一个由分析、划分和绘图工具组成的原型框架。对于粗粒度可重构硬件，我们使用我们以前开发的高性能粗粒度数据路径。在这项工作中，该方法是使用两个现实世界的应用程序，OFDM发射机和JPEG编码器进行验证。在OFDM发射机的情况下，最大的时钟周期减少82%，相对于在一个所有的细粒度映射解决方案实现。JPEG的相应性能提高了43%。
2007-10-25 cs.AR
Multilayer Dataflow: Orchestrate Butterfly Sparsity to Accelerate Attention Computation
本文提出混合蝴蝶稀疏网络与可扩展多层数据流方法，在可重构数据流阵列上高效编排注意力计算，显著提升加速比和能效。
2024-11-25 cs.AR
Self-Adaptive Reconfigurable Arrays (SARA): Using ML to Assist Scaling GEMM Acceleration
Georgia Tech（佐治亚理工学院）；NVIDIA（英伟达）
随着深度神经网络（DNN）模型在层形状和尺寸方面的多样性增加，研究界一直在研究柔性/可重构加速器衬底。这条研究路线带来了两个挑战。第一个是确定加速器阵列内的适当灵活性，该灵活性可以权衡性能优势与可重新配置性的面积开销。第二个是能够为当前DNN模型和/或层确定正确的阵列配置，并在运行时重新配置加速器。这项工作介绍了一类新的加速器，我们称之为自适应可重构阵列（SARA）。SARA架构包括可重新配置的阵列和能够在运行时确定阵列的优化配置的硬件单元。我们演示了一个实例的SARA与加速器，我们称之为SAGAR，它引入了一种新的可重构脉动阵列，可以配置为工作作为一个分布式集合的各种大小的较小的阵列或作为一个单一的阵列具有灵活的纵横比。我们还开发了一种新的推荐神经网络，称为ADAPTNET，它建议一个阵列配置和当前层参数的最低。ADAPTNET在集成的定制硬件ADAPTNETX上运行，该硬件在运行时运行ADAPTNET并重新配置阵列，使整个加速器自给自足。SAGAR能够提供与作为分布式系统工作的1024个4x 4阵列的集合相同的映射灵活性，同时实现3.5倍的功率效率和3.2倍的计算密度。此外，根据ADAPTNET推荐的参数实现的运行时间是最佳可实现运行时间的99.93%。
2022-04-23 cs.AR cs.LG
MINISA: Minimal Instruction Set Architecture for Next-gen Reconfigurable Inference Accelerator
Georgia Institute of Technology（佐治亚理工学院）
MINISA通过虚拟神经元粒度编程，减少芯片外指令流量，提升推理加速器性能，实现高达31.6倍的端到端加速。
2026-03-21 cs.AR cs.PL
Mapping code on Coarse Grained Reconfigurable Arrays using a SAT solver
Università della Svizzera Italiana（瑞士意大利语大学）
本文提出了一种基于SAT求解器的编译方法，用于在粗粒度可重构阵列上实现更高效的映射，从而减少编译时间并提高映射质量。
2025-12-02 cs.AR
HeLEx: A Heterogeneous Layout Explorer for Spatial Elastic Coarse-Grained Reconfigurable Arrays
HeLEx通过分支定界搜索优化异构CGRAs布局，显著减少操作数量、面积和功率消耗。
2025-11-24 cs.AR
Guac: Energy-Aware and SSA-Based Generation of Coarse-Grained Merged Accelerators from LLVM-IR
本文提出 Guac，一种能量感知且基于 SSA 的粗粒度合并加速器生成方法，通过集成成本模型优化 CGFM 算法，在强资源共享基线下将能量节省较最接近工作提高一倍以上。
2024-02-21 cs.AR
Hardware Abstractions and Hardware Mechanisms to Support Multi-Task Execution on Coarse-Grained Reconfigurable Arrays
特定于域的加速器用于从边缘设备到数据中心的各种计算系统中。粗粒度可重构阵列（CGRA）代表了FPGA的灵活性和ASIC的效率之间的架构中点，并且是在应用领域内服务于多任务工作负载的有希望的候选者。不幸的是，将多个任务调度到CGRA上是具有挑战性的。CGRA缺乏捕获硬件资源的抽象，使得工作负载调度器无法为不同的调度推断性能、能量和利用率。本文首先提出了一种CGRA体系结构，该体系结构能够灵活地划分关键资源，包括全局缓冲存储器容量、全局缓冲内存带宽和计算资源。分区的资源用作硬件抽象，将编译和资源分配解耦。编译器使用这些抽象进行粗粒度的资源映射，调度器使用它们在运行时间进行灵活的资源分配。然后，我们提出了两个硬件机制来支持多任务执行。灵活形状的执行区域通过映射具有不同资源需求的多个任务来提高整体资源利用率。动态部分重新配置（DPR）使CGRA能够在调度器快速做出决策时更新硬件配置。我们表明，我们的抽象可以帮助自动和有效地将多任务工作负载调度到我们的目标CGRA上，并具有高利用率，与一次运行单个任务的基准CGRA相比，多任务云工作负载的吞吐量提高了1.05倍至1.24倍，延迟降低了23-28%，自治系统工作负载的延迟降低了60.8%。
2023-01-02 cs.AR
AMOEBA: A Coarse Grained Reconfigurable Architecture for Dynamic GPU Scaling
不同的GPU应用程序表现出不同的可扩展性模式，包括片上网络（NoC）、合并、内存和控制发散以及L1缓存行为。GPU由若干流式多处理器（SM）组成，这些SM共同决定如何分区和访问共享资源。近年来，SM的扩展出现了不同的路径，朝着规模扩大（更少，更大的SM）和向外扩展（更多，更小的SM）。然而，无论是向上扩展还是向外扩展都不能满足在给定GPU系统上运行的所有应用程序的可扩展性要求，这不可避免地导致某些应用程序的性能下降和资源利用不足。在这项工作中，我们调查的主要设计参数，影响GPU的缩放。然后，我们提出了AMOEBA，通过可重构的SM内核的GPU扩展的解决方案。AMOEBA在运行时监控和预测应用程序的可伸缩性，并调整SM配置以满足程序需求。AMOEBA还支持通过独立融合或拆分动态创建异构SM。AMOEBA是一个基于微架构的解决方案，不需要额外的编程工作或自定义编译器支持。我们的实验评估与应用程序从各种基准套件表明，AMOEBA能够实现最大的性能增益4.3倍，并产生47%的平均性能提高时，考虑到所有的基准测试。
2019-11-08 cs.AR
Inter-thread Communication in Multithreaded, Reconfigurable Coarse-grain Arrays
传统的冯·诺依曼GPGPU只允许线程通过内存进行组对组的通信。在此模型中，一组生产者线程将中间值写入内存，这些中间值在屏障同步后由一组消费者线程读取。为了减轻这种通信方法所带来的内存带宽，GPGPU提供了一种小型暂存器，可以防止中间值使DRAM带宽过载。在本文中，我们介绍了直接线程间通信的大规模多线程CGRA，中间值直接通过计算结构上的点对点的基础上进行通信。此方法避免了将值写入内存的需要，消除了对专用暂存器的需要，并避免了工作组全局屏障。本文介绍了编程模型（CUDA）和执行模型的扩展，以及硬件原语，促进通信。我们对在新系统上运行的Rodinia基准测试的模拟表明，与同等的Nvidia GPGPU相比，直接线程间通信提供了4.5倍的平均加速比（最大13.5倍），并将系统功耗平均降低了7倍（最大33倍）。
2018-01-16 cs.AR
Stream: Design Space Exploration of Layer-Fused DNNs on Heterogeneous Dataflow Accelerators
本研究提出Stream框架，探索异构数据流加速器上的层融合细粒度映射，通过约束优化实现架构与映射的整体探索，可将推理能量延迟积降低高达2.2倍。
2025-10-07 cs.AR
Capstone: Power-Capped Pipelining for Coarse-Grained Reconfigurable Array Compilers
University of Southern California（南加州大学）
Capstone通过功率感知流水线技术，优化CGRA编译器在功率限制下的性能与能效。
2026-03-01 cs.AR
Mapping Stencils on Coarse-grained Reconfigurable Spatial Architecture
模板表示一类计算模式，其中输出网格点取决于输入网格中相邻点的固定形状。在科学应用中，速记计算是普遍的，占用了超级计算资源的很大一部分。因此，优化模板程序以获得最佳性能一直很重要。大量的研究集中在几乎所有并行架构上优化模板计算。Stenchmark应用程序具有规则的依赖模式、固有的流水线并行性和大量的数据重用。这使得这些应用程序成为粗粒度可重构空间架构（CGRA）的完美匹配。CGRA由许多与片上网络连接的简单小型处理元件（PE）组成。每个PE可以配置为执行模板计算的一部分，并且所有PE并行运行;网络也可以配置为使加载的数据可以直接从PE传递到邻居PE，从而由许多PE重用，而不会出现寄存器溢出和内存流量。如何有效地将模板计算映射到CGRA是性能的关键。在本文中，我们展示了一些独特的和可推广的方式映射一个和多维模板计算的CGRA，充分利用数据重用的机会和并行性。我们的模拟实验表明，这些映射是有效的，使CGRA的性能优于国家的最先进的GPU。
2021-03-22 cs.AR cs.DC cs.PF
SAT-MapIt: A SAT-based Modulo Scheduling Mapper for Coarse Grain Reconfigurable Architectures
SYS Institute Università della Svizzera italiana Lugano, Switzerland；Computer Science University of California, Los Angeles Los Angeles, United States
SAT-MapIt通过SAT公式优化模调度，提升粗粒度可重构架构中循环映射的效率和性能。
2025-12-02 cs.AR
DORA: Dataflow-Instruction Orchestration Architecture for DNN Acceleration
Brown University（布朗大学）；Wayne State University（韦恩州立大学）；University of Delaware（特拉华大学）
针对现代DNN工作负载多样性和复杂性的挑战，提出一种基于指令的覆盖架构DORA，通过显式描述数据流的ISA实现细粒度控制，并采用新型片上存储和计算并行管理机制，在AMD Versal VCK190平台上验证了稳定高效性，吞吐量提升达5倍。
2026-05-22 cs.AR
DICE: Enabling Efficient General-Purpose SIMT Execution with Statically Scheduled Coarse-Grained Reconfigurable Arrays
University of Washington（华盛顿大学）
DICE通过静态调度粗粒度可重构阵列（CGRAs）解决GPU SIMD执行中的能耗问题，减少寄存器访问并提升能效，实验表明其在能耗和能效方面优于NVIDIA Turing架构。
2026-05-06 cs.AR
Q2Logic: An Coarse-Grained Architecture targeting Schrödinger Quantum Circuit Simulations
量子计算正在成为一种重要的（但激进的）技术，它可能会使我们在某些应用中超越摩尔定律。如今，在改进量子计算机的同时，计算机科学家也在很大程度上依赖量子电路模拟器来开发算法。大多数现有的量子电路模拟器都运行在通用CPU或GPU上。然而，与此同时，量子电路本身为并行化提供了多种机会，其中一些可以更好地映射到其他架构-架构，如可重构系统。在这项早期工作中，我们创建了一个名为Q2 Logic的量子电路模拟器系统。Q2 Logic是一种粗粒度可重构架构（CGRA），作为现场可编程门阵列（FPGA）的覆盖层实现，但专门用于量子模拟。我们描述了Q2 Logic是如何创建的，并揭示了实施细节、限制和机会。我们通过经验比较Q2 Logic（在英特尔Agilex FPGA上运行）与最先进的框架SVSim（在现代处理器上运行）的性能来结束研究，显示了三个大型电路（#qbit=27）的改进，其中Q2 Logic可以快7倍。
2023-03-02 cs.AR
LizTail: Unifying Shape Adaptation and Spatial Parallelism with Segment-Reconfigurable Systolic Arrays
Shenzhen Institute for Advanced Study, University of Electronic Science and Technology of China（深圳先进研究院，电子科技大学）；Xi’an University of Posts and Telecommunications（西安邮电大学）；School of Software Engineering, Sun Yat-sen University（中山大学软件学院）
LizTail是一种多模式分段可重构脉动阵列，通过预定义边界实现形状适配与空间并行性统一，在CNN推理和LLM解码上较类TPU阵列实现显著加速并降低EDP，已开源。
2026-10-14 cs.AR
Demystifying the 7-D Convolution Loop Nest for Data and Instruction Streaming in Reconfigurable AI Accelerators
本文提出以硬件为中心的 7 维卷积循环嵌套流式映射框架，在 MAVeC 上实现 VGG-16 全模型推理，PE 利用率超 90%，吞吐量达 1.56 TFLOPs/sec。
2025-07-27 cs.AR
Atomique: A Quantum Compiler for Reconfigurable Neutral Atom Arrays
本文提出了一种面向可重构中性原子阵列的量子编译框架Atomique，通过量子比特映射、原子移动调度和门并行路由，显著降低了电路深度和双量子比特门数量。
2024-11-14 cs.AR cs.DC quant-ph
A flexible framework for early power and timing comparison of time-multiplexed CGRA kernel executions
针对CGRA设计空间庞大、需耗时综合才能评估性能的问题，提出一种可模拟内核执行的表征框架，能快速返回能耗与延迟值，实现不同内核和硬件配置的早期即时对比分析。
2025-09-03 cs.AR
Automated Design Space Exploration of CGRA Processing Element Architectures using Frequent Subgraph Analysis
粗粒度可重构阵列（CGRA）处理单元（PE）的架构对运行在CGRA上的应用的性能和能量效率具有显著影响。本文提出了一种自动化的方法来生成专门的PE架构的应用程序或应用程序域。从一组应用程序中挖掘的频繁子图被合并以形成专用于该应用程序域的PE架构。对于图像处理和机器学习领域，我们生成的专用PE的能效比基线PE高出10.5倍，消耗的面积比基线PE少9.1倍。
2021-04-29 cs.AR
Monomorphism-based CGRA Mapping via Space and Time Decoupling
Faculty of Informatics Universit \`a della Svizzera italiana Lugano, Switzerland
本文提出了一种基于单形的CGRA映射方法，通过解耦时间和空间维度，提高编译效率，实现高效的代码映射。
2025-12-02 cs.AR
Generic Connectivity-Based CGRA Mapping via Integer Linear Programming
粗粒度可重构体系结构（CGRA）是具有大型粗粒度可重构逻辑块和多位数据路径式布线的可编程逻辑器件。CGRA通常具有相对受限的数据路由网络，因此它们吸引了使用精确方法的CAD映射工具，例如线性规划（ILP）。然而，针对通用架构的工具必须使用大型约束系统来充分描述架构的灵活性，从而导致冗长的运行时间。在本文中，我们建议从一个通用的设备模型中获得连接信息，并使用它来创建更简单的ILP，我们结合在一个迭代的时间表，并保留大部分的完全通用的ILP方法的准确性。这种新方法的加速几何平均值为5.88倍，考虑到基准测试在完全通用的ILP上没有达到7.5小时的时间限制，否则为37.6倍。这是使用一组基准测试来测量的，这些基准测试最初用于评估完全通用的方法，还有几个基准测试代表了三种不同的CGRA架构上的计算任务。新方法的所有运行时间都小于20分钟，90%时间为410秒。建议的映射技术集成到，并使用开源CGRA-ME架构建模和探索框架进行评估。
2019-04-30 cs.AR
Evaluation of CGRA Toolchains
本文评估了四种将循环程序映射到粗粒度可重构阵列（CGRA）的工具链，比较了映射结果的延迟性能，发现多数工具链在简单内核上成功，但在复杂循环上映射困难，且普遍未充分利用处理元件。
2025-02-27 cs.AR
Mapping and Execution of Nested Loops on Processor Arrays: CGRAs vs. TCPAs
本文对比处理器阵列上嵌套循环的操作中心与迭代中心两类映射方法，并分析 CGRA 与 TCPA 架构的优势及权衡。
2025-02-17 cs.AR
