The implementation of a Deep Recurrent Neural Network Language Model on a Xilinx FPGA
最近，FPGA越来越多地应用于诸如语音识别、机器学习和云计算（如微软使用的Bing搜索引擎）等问题。这是由于FPGA具有强大的并行计算能力以及与通用处理器相比的低功耗。然而，这些应用主要集中在大规模的FPGA集群，具有执行大量矩阵或卷积运算的极端处理能力，但不适合便携式或移动应用。本文以单FPGA平台为研究对象，探索FPGA在这些领域的应用。在本项目中，我们设计了一个深度循环神经网络（DRNN）语言模型（LM），并在一个基于XILINX ZYNQ SOC XC7Z020 1CLG400 C的PYNQ板上实现了一个具有AXI Stream接口的硬件加速器。PYNQ不仅具有丰富的可编程逻辑资源，而且具有灵活的嵌入式操作系统，非常适合应用于自然语言处理领域。我们使用Python和Theano设计了DRNN语言模型，在CPU平台上对模型进行训练，并将模型部署到PYNQ板上，使用Pyroyter Notebook对模型进行验证。同时，利用PYNQ上的硬件库Overlay设计了硬件加速器，并在PYNQ板上验证了加速效果。最后，我们发现DRNN语言模型可以顺利地部署在嵌入式系统上，并且具有AXI流接口的Overlay加速器的处理吞吐量为20 GOPS，与参考文献30和参考文献31中的工作相比，分别构成了70.5倍和2.75倍的速度提升。
2017-11-16 cs.AR cs.NE
Fast and Low-Cost Approximate Multiplier for FPGAs using Dynamic Reconfiguration
本文提出一种基于FPGA动态重配置LUT的近似乘法器，用于机器学习，在INT8精度下相比标准乘法器核节省64%-67%的LUT资源，且精度损失低于0.33%。
2023-10-16 cs.AR
Revealing Untapped DSP Optimization Potentials for FPGA-Based Systolic Matrix Engines
本文针对基于FPGA的脉动矩阵引擎，揭示了多种此前未开发的DSP48E2优化技术，并在Google TPUv1和Xilinx Vitis AI DPU上验证了其在相同并行度下显著降低资源与功耗的效果，同时展示了其对脉冲神经网络加速的适用性。
2024-09-05 cs.AR
Fast and energy-efficient derivatives risk analysis: Streaming option Greeks on Xilinx and Intel FPGAs
针对量化金融衍生品风险分析的CPU瓶颈问题，本文将行业基准STAC-A2™移植到Intel FPGA并提出主机数据流方法，在Xilinx和Intel FPGA上均实现性能与能效的大幅提升，还探索了可推广的优化移植技术。
2024-02-02 cs.AR cs.DC cs.MS
FPGA Implementation of High Speed Baugh-Wooley Multiplier using Decomposition Logic
Baugh-Wooley算法是用于在数字信号处理应用中执行乘法的众所周知的迭代算法。在Baugh-Wooley算法中使用分解逻辑，提高了速度，减少了关键路线延迟。本文利用分解逻辑和Baugh-Wooley算法设计并实现了一个高速乘法器。并与布斯乘数进行了比较。提出了基于FPGA的体系结构，并在Xilinx 12.3器件上实现了设计.
2015-09-11 cs.AR
Design and Implementation of Washing Machine HUD Using FPGAs
本研究针对数字设计教育中理论与实践衔接的需求，基于Xilinx Spartan-3E FPGA开发板设计实现洗衣机控制器硬件仿真，核心为通过VGA接口输出实时状态与程序选择信息的图形化HUD，为FPGA教学提供实践案例。
2025-06-12 cs.AR
Optimization Techniques to Improve Inference Performance of a Forward Propagating Neural Network on an FPGA
本文描述了一个优化的前向分类神经网络，它已经事先训练的实现。所描述的实现突出了使用Python脚本来生成Verilog硬件实现的新颖方法。该实现的特点包括优化缩放输入数据，使用选定的adjuster代替乘法函数，硬件友好的激活函数和简化的输出选择。将详细介绍英特尔i7与Xilinx FPGA上的软件实现之间的28x28像素“手写”识别NN的推理性能比较。
2020-12-15 cs.AR
FPGA-based Multi-Chip Module for High-Performance Computing
当前的集成、架构设计和制造技术不适合Exascale计算所要求的计算密度和功率效率。因此，需要硬件架构的新方法来克服阻止过渡到Exascale时代的技术障碍。在这个范围内，我们报告成功制造的第一ExaNoDe的MCM原型专用于Exascale计算应用。每个MCM由2个Xilinx Zynq Ultrascale+ MPSoC组成，装配在专为该项目设计和制造的先进68.5 mm x 55 mm层压基板上。声学显微镜、X射线、横截面和Thermo-Moire调查显示没有空隙、短路、分层、裂纹或翘曲问题。为了测试目的，FORTH将两个MCM安装在子板上。通过在1866 MHz和2133 MHz的时钟频率下运行广泛的Xilinx内存测试，子板的4个SODI插槽上的DDR内存成功通过测试。所有4个FPGA都使用Xilinx集成误码率测试（IBERT）进行编程，该测试专为该电路板的链路测试而设计。所有FPGA之间的所有板内高速链路都稳定在10 Gbps，即使在要求更高的31位PRBS（伪随机二进制序列）测试下也是如此。
2019-06-26 cs.AR cs.PF
High Throughput Multidimensional Tridiagonal Systems Solvers on FPGAs
我们提出了一个设计空间的探索合成优化，高吞吐量的多个多维三对角系统求解器的FPGA实现。重新评估的三对角系统的直接解决方案的算法的特点，我们开发了一个新的三对角求解器库，旨在实现高性能的计算应用Xilinx FPGA硬件。该库的主要新功能是（1）将用于实现隐式数值求解器的标准最新技术与许多新颖的高增益优化（如矢量化和优化）相统一，这些优化是由现实世界应用中的多维系统激发的，（2）为2D和3D问题提供特定于应用的优化的数据流技术，包括在实际工作负载中常见的显式循环的集成，以及（3）开发分析模型以探索设计空间，并获得快速的性能估计。与Xilinx当前的三对角求解器库相比，新库在解决大批量系统方面的性能提高了一个数量级。在Xilinx Alveo U280 FPGA上使用新的求解器实现了两个代表性的应用程序，证明了超过85%的预测模型准确度。将这些与当前最先进的GPU库进行比较，以在Nvidia V100 GPU上解决多维三对角系统，分析解决方案的时间，带宽和能耗。结果显示，与V100 GPU相比，FPGA在一系列多维问题上实现了具有竞争力或更好的运行时性能。此外，FPGA实现所提供的显著节能，对于最复杂的应用超过30%，是量化的。我们讨论了在FPGA上获得良好性能所需的算法权衡，从而深入了解FPGA实现的可行性和盈利能力。
2022-01-11 cs.AR cs.DC
FPGA Based Implementation of Distributed Minority and Majority Voting Based Redundancy for Mission and Safety-Critical Applications
在任务和安全关键应用中使用的电子电路和系统通常在设计中采用冗余，以克服任意故障或故障并保证正确操作。在这种情况下，分布式的基于少数和多数表决的冗余（DMMR）方案通过显著地最小化它们的重量和设计成本以及它们的设计度量，同时提供类似程度的容错，形成了对用于实现任务和安全关键电路和系统的常规N模块冗余（NMR）方案的有效替代。本文介绍了第一个基于FPGA的实施例DMMR电路，并比较它与对应的NMR电路的面积占用率和关键路线延迟的基础上，即面积延迟产品（ADP）。示例性DMMR电路和对应的NMR电路能够适应2、3和4功能模块的故障或失效状态。对于物理合成，两个商业Xilinx FPGA，即Spartan 3E和Virtex 5对应于90 nm和65 nm CMOS工艺，以及两个耐辐射和军用级Xilinx FPGA，即QPro Virtex 2和QPro Virtex E对应于150 nm和180 nm CMOS工艺，被认为是NMR和DMMR电路实现，采用4 × 4阵列乘法器作为代表性的功能模块。为了实现2个功能模块的容错，DMMR和NMR方案在所有4个FPGA上提供接近相似的平均ADP。但是，在实现3个功能模块的容错的同时，DMMR功能与NMR相比平均将ADP降低了44.5%，并且在实现4个功能模块的容错时，DMMR报告与所考虑的所有4个FPGA相比平均将ADP降低了56.5%。
2016-11-29 cs.AR
Theoretical Analysis of the Efficient-Memory Matrix Storage Method for Quantum Emulation Accelerators with Gate Fusion on FPGAs
针对大规模量子系统门融合实现的内存瓶颈，提出EMMS存储方法及基于EMMS的QEA架构，通过多PE加速张量积与矩阵乘法计算，理论分析表明其内存深度随量子比特数线性增长，并在18量子比特以内的电路计算中显著快于以往工作。
2024-10-15 cs.AR
Optimizing Bit-Serial Matrix Multiplication for Reconfigurable Computing
矩阵-矩阵乘法是科学和工程中众多应用的关键计算内核，具有足够的并行性和数据局部性，适合高性能实现。许多依赖矩阵乘法的应用程序可以使用降低精度的整数或定点表示来提高性能和能效，同时仍然提供足够的结果质量。然而，精度要求可能在不同的应用阶段之间变化，或者取决于输入数据，从而使得恒定精度解决方案无效。BISMO是一种用于可重构计算的矢量化位串行矩阵乘法覆盖，以前利用FPGA的出色二进制运算性能来提供矩阵乘法性能，该性能可按所需的精度和并行性进行扩展。我们展示了如何BISMO可以扩大Xilinx FPGA使用的算术架构，更好地利用6-LUT。改进的BISMO在采用Xilinx UltraScale+ MPSoC的Ultra 96板上实现了15.4二进制TOPS的峰值性能。
2019-06-11 cs.AR
Optimized Implementation of Neuromorphic HATS Algorithm on FPGA
本文首次提出神经形态HATS算法在FPGA上的优化硬件实现，用于ATIS的基于事件物体分类，通过设计并行性实现2.94 Mevts/s处理速度和3.3ms延迟，并较软件实现提升约32倍能效。
2023-09-12 cs.AR
Gate-Level Static Approximate Adders
本文比较和分析了适合FPGA和ASIC实现的静态近似加法器。我们考虑了许多静态近似加法器，并评估其性能相对于数字图像处理应用程序使用标准的品质因数，如峰值信噪比和结构相似性指数度量。我们提供了近似加法器的误差度量，以及对应于FPGA和ASIC类型实现的精确和近似加法器的设计度量。对于FPGA实现，我们考虑了Xilinx Artix-7 FPGA，对于ASIC类型实现，我们考虑了32-28 nm CMOS标准数字单元库。虽然从这项工作的推论可以作为一个有用的参考，以确定一个最佳的静态近似加法器的实际应用，特别是，我们发现近似加法器HOAANED，HERLOA和M-HERLOA是优选的。
2021-12-17 cs.AR
Binary Neural Network Implementation for Handwritten Digit Recognition on FPGA
Yeditepe University（耶迪特佩大学）
本文提出了一种基于FPGA的二进制神经网络加速器，实现手写数字识别，采用Verilog设计，达到80MHz实时分类，84%准确率，展示了高效部署BNN在嵌入式系统中的潜力。
2025-12-22 cs.AR
Evaluation of isolation design flow (IDF) for Single Chip Cryptography (SCC) application
本文通过在单芯片上实现高级加密标准并注入故障，独立评估了Xilinx隔离设计流程（IDF）的有效性，为最终用户提供了统计数据支持。
2025-01-27 cs.AR cs.CR
LUXOR: An FPGA Logic Cell Architecture for Efficient Compressor Tree Implementations
我们提出了两个层次的修改FPGA逻辑单元架构，以提供各种性能和利用率的好处，只有很小的面积开销。在第一层中，我们用一个6输入“异”门来增强现有的商业逻辑单元数据路径，以提高每个元素的表达能力，同时保持向后兼容性。这种新架构与供应商无关，我们将其称为LUXOR。我们还考虑了对Xilinx和Intel FPGA的供应商特定修改的第二层，我们分别将其称为X-LUXOR+和I-LUXOR+。我们证明，压缩机树合成使用广义并行计数器（GPC）的进一步改善所提出的修改。在65 nm工艺节点上使用Intel自适应逻辑模块和Xilinx芯片进行比较研究，结果表明，LUXOR和LUXOR+的硅面积开销分别小于0.5%和5-6%，而延迟增量分别为1-6%和3-9%。我们证明，LUXOR可以提供一个平均减少13-19%的逻辑利用率从各种领域的微基准测试。BNN基准受益最大，平均减少37-47%的逻辑利用率，这是由于我们提出的LUXOR+逻辑单元上的XnorPopcount操作的高效映射。
2020-03-06 cs.AR cs.DC
smallNet: Implementation of a convolutional layer in tiny FPGAs
本文提出纯 Verilog 手写、无 IP 核的 smallNet 卷积层架构，可在低成本 FPGA 等器件部署，并在 Cora Z7 上验证其低功耗、实时嵌入式应用可行性。
2025-09-29 cs.AR
Callipepla: Stream Centric Instruction Set and Mixed Precision for Accelerating Conjugate Gradient Solver
FPGA处理能力的持续增长加上高带宽存储器（HBM），使得像Xilinx U280这样的系统成为线性求解器的可靠平台，这些线性求解器通常主导着科学和工程应用的运行时间。在本文中，我们提出了Callipepla，一个加速器的预处理共轭梯度线性求解器（CG）。CG的FPGA加速面临三个挑战：（1）如何支持任意问题并动态终止加速处理，（2）如何协调处理模块之间的长向量数据流，以及（3）如何节省片外内存带宽并保持双倍（FP 64）精度准确度。为了解决这三个挑战，我们提出了（1）用于高效流处理和控制的以流为中心的指令集，（2）向量流重用（VSR）和分散式向量流调度，以协调模块之间的向量数据流，并通过双存储器通道设计进一步减少片外存储器访问，以及（3）混合精度方案，以节省带宽而仍然实现有效的双精度的质量解决方案。据我们所知，这是第一个工作，介绍了VSR的概念，片上模块之间的数据重用，以减少不必要的片外访问的FPGA加速器。我们在Xilinx U280 HBM FPGA上实现了加速器原型。我们的评估表明，与Xilinx HPC产品XcgSolver相比，Callipepla实现了3.94倍的加速比，3.36倍的吞吐量和2.94倍的能效。与内存带宽是Callipepla 4倍的NVIDIA A100 GPU相比，我们仍然实现了77%的吞吐量，能源效率提高了3.34倍。该代码可在https://gi…
2022-12-29 cs.AR cs.DC
Neuromorphic Processor Employing FPGA Technology with Universal Interconnections
本文提出了一种基于FPGA的低成本神经形态处理器，支持全连接可配置连接和LIF神经元模型，通过开源方式为实时推理应用提供高效且灵活的解决方案。
2025-12-11 cs.AR
Design and implementation of real time AES-128 on real time operating system for multiple FPGA communication
安全性是数据通信系统中最重要的组成部分，密钥的随机性增加了密码算法的复杂性和安全性。因此，在最近的日期，这些算法正在补偿与巨大的存储空间和大量的硬件平台上的执行时间。现场可编程门阵列（FPGA）由于其可重构性、低价格和快速上市等优点，成为硬件平台的主要选择之一。在基于FPGA的嵌入式系统中，我们可以使用嵌入式处理器来执行特定的算法，并包含一个实时的操作系统（RTOS），其中线程可以减少资源利用率和时间消耗。该方法将运行时的进程划分为不同的小任务，由调度器执行，以满足实时操作系统的实时的截止时间。在Xilkernel实时操作系统Xilinx Spartan- 3E（XC 3S 500 E-FG 320）上，设计并实现了一个128位的高级加密标准（AES）对称密钥加密和解密算法，并通过了测试，优化了系统的执行速度和硬件利用率。
2012-05-10 cs.AR
An Efficient Architecture and High-Throughput Implementation of CCSDS-123.0-B-2 Hybrid Entropy Coder Targeting Space-Grade SRAM FPGA Technology
本文提出一种面向航天级SRAM FPGA的CCSDS-123.0-B-2混合熵编码器高吞吐量硬件架构，采用脉动阵列设计，实现1样本/周期恒定吞吐量，达305 MSamples/s，为首次公开的完全合规实现。
2022-05-09 cs.AR eess.IV
FPGA Implementation of ECG feature extraction using Time domain analysis
采用Xilinx公司的Virtex-6 FPGA开发了一个心电图（ECG）特征提取系统。在时域上，采用Pan-Tompkins算法进行QRS波检测，然后用特征提取模块提取ECG特征。整个系统可用于检测心律失常。在Virtex-6（XC 6VLX 240-T）设备上实现了完整的算法，并在Modelsim和simulink环境下进行了硬件联合仿真测试。软件生成的ECG信号来自MIT-BIH心律失常数据库[1]。记录了实现设计的内存和时间复杂度，并进行了特征提取。我们取得了令人满意的结果，这主要是由于并行实施。因此，利用硬件实现准确的心律失常检测是一种可行的方法.
2018-02-08 cs.AR eess.SP
Implementing High-Order FIR Filters in FPGAs
现代现场可编程门阵列（FPGA）是为有限脉冲响应（FIR）滤波器的应用而设计的。在滤波器结构精确映射到专用硬件架构的情况下，其用于乘法累加运算的嵌入式数字信号处理（DSP）模块可实现高效的定点计算。本简报介绍了一种用于高阶FIR滤波器的通用脉动结构，有效地利用了FPGA在可布线性和时序方面的硬件资源。虽然这似乎是一个容易实现的任务，合成工具需要一个简单的数字滤波器实现的最佳映射的适应。以90抽头的对称FIR滤波器为例，我们用Xilinx和Altera的FPGA演示了所提出的结构的性能。该实现利用不到1%的切片逻辑，并在高达526 MHz的时钟频率下运行。此外，结构的增强最终为量化系数提供了扩展的动态范围，而无需额外的切片逻辑的成本。
2016-10-12 cs.AR cs.DC
FPGA Based Implementation of Deep Neural Networks Using On-chip Memory Only
深度神经网络（DNN）需要非常大量的计算和权重存储，因此非常期望使用专用硬件的高效实现。在这项工作中，我们开发了一个基于FPGA的定点DNN系统，只使用片上存储器，不访问外部DRAM。所开发的系统的执行时间和能耗进行比较与基于GPU的实现。由于FPGA存储器容量有限，该算法仅使用3位权值，并采用基于训练的定点权值优化。使用Xilinx XC7Z045的实现进行了测试的MNIST手写数字识别基准和TIMIT语料库上的音素识别任务。所获得的速度约为基于GPU的实现的四分之一，并且比基于PC的实现好得多。全速运行时的功耗小于5瓦，与基于GPU的系统相比，效率更高。
2016-08-29 cs.AR cs.NE
FPGA Implementation of Stair Matrix based Massive MIMO Detection
基于近似矩阵求逆的方法被广泛用于线性大规模多输入多输出（MIMO）接收符号向量检测。这样的检测器通常利用大规模MIMO系统的对角占优信道矩阵。利用阶梯矩阵代替对角矩阵可以提高大规模MIMO检测器的误码性能。提出了一种基于阶梯矩阵的迭代检测算法的超大规模集成（VLSI）结构和现场可编程门阵列（FPGA）实现。该架构支持具有128个天线的基站、具有单个天线的8个用户和256个正交幅度调制（QAM）。基于阶梯矩阵的检测器可以提供142.34 Mbps的数据率，并在Xilinx Virtex-7 FPGA中达到258 MHz的时钟频率。该检测器提供了优越的误码率性能和更高的缩放吞吐量比大多数当代大规模MIMO检测器。
2020-10-29 cs.AR cs.IT math.IT
ListenToJESD204B: A Lightweight Open-Source JESD204B IP Core for FPGA-Based Ultrasound Acquisition systems
ETH Zurich（苏黎世联邦理工学院）
ListenToJESD204B 是一种轻量级开源 JESD204B IP 核，用于基于 FPGA 的超声采集系统，提供高带宽、低延迟的数据传输和模块化扩展能力。
2025-08-20 cs.AR eess.SP
MANOJAVAM: A Scalable, Unified FPGA Accelerator for Matrix Multiplication and Singular Value Decomposition in Principal Component Analysis
RV College of Engineering（RV工程学院）
本文提出MANOJAVAM，一种统一的PCA加速器，结合矩阵乘法和SVD，适用于任意输入维度的数据集，实现高吞吐量和低能耗。
2026-05-02 cs.AR cs.DC
Tucker Tensor Decomposition on FPGA
张量计算已经成为解决科学和工程中高维和/或极端规模问题的强大数学工具。过去十年见证了张量计算及其在机器学习和大数据中的应用的巨大进步。然而，它在资源受限设备上的硬件优化仍然是一个（几乎）未开发的领域。本文提出了一个硬件加速器的经典张量计算框架，塔克分解。我们研究了该架构的三个模块：张量时间矩阵（TTM），矩阵奇异值分解（SVD），张量置换，并实现了Xilinx FPGA原型。为了进一步减少计算时间，提出了一种奇异值分解Jacobi迭代的温启动算法。一个定点模拟器是用来评估我们的设计的性能。一些合成数据集和一个真正的MRI数据集被用来验证设计和评估其性能。我们将我们的工作与在CPU和GPU上运行的最先进的软件工具箱进行了比较，我们的工作在心脏MRI数据集上显示了2.16 - 30.2倍的加速。
2019-06-28 cs.AR eess.SP
Strategies for High-Throughput FPGA-based QC-LDPC Decoder Architecture
我们提出不失一般性的策略，以实现高吞吐量的基于FPGA的架构的QC-LDPC码的基础上循环-1单位矩阵的建设。我们提出了一种新的表示的奇偶校验矩阵（PCM）提供了多倍的吞吐量增益。分割的节点处理算法使我们能够实现流水线的块，因此层。通过将PCM划分为不仅层，而且超层，我们推导出紧凑表示的流水线深度的上限。为了验证该架构，在NI LabVIEW通信系统设计套件（CSDS）中提供的FPGA IP编译器[2]的帮助下，在Xilinx Kintex-7 FPGA上实现了IEEE 802.11n（2012）QC-LDPC的解码器，该编译器提供了自动化和系统化的编译流程，其中在大约3分钟内生成了LDPC算法的优化硬件实现，实现608 Mb/s的总吞吐量（在260 MHz）。据我们所知，这是使用算法编译器的IEEE 802.11n QC-LDPC解码器的最快实现。
2015-05-11 cs.AR cs.IT math.IT
Ultra Fast Transformers on FPGAs for Particle Physics Experiments
University of Washington（华盛顿大学）；Massachusetts Institute of Technology（麻省理工学院）；Institute of Physics Belgrade（贝尔格莱德物理研究所）
本研究利用hls4ml工具在FPGA上高效实现Transformer核心组件，经粒子物理喷注味道标记公开数据集测试，延迟低于2微秒，可满足大型强子对撞机的硬件触发要求。
2024-02-01 cs.AR cs.LG hep-ex
Memory-Efficient FPGA Implementation of Stochastic Simulated Annealing
本文提出了一种内存高效的FPGA实现方法，用于加速随机模拟退火算法的收敛速度，同时保持高质量的优化解。
2026-01-25 cs.AR cs.LG
High-Level FPGA Accelerator Design for Structured-Mesh-Based Explicit Numerical Solvers
本文提出了一种工作流程，用于合成接近最佳的FPGA实现的结构网格为基础的模板应用显式求解器。它利用应用程序类的关键特性、计算通信模式和FPGA的架构功能，加速高性能计算领域的求解器。该工作流程的主要新功能包括：（1）将标准的最先进技术与大量高增益优化（如优化和空间分块/平铺）相结合，以提高实际工作负载的吞吐量;（2）开发和使用预测分析模型，以探索设计空间、资源估计和性能。在Xilinx Alveo U280 FPGA上使用设计工作流程实现了三个代表性应用，表现出接近最佳的性能和超过85%的预测模型准确度。将这些应用程序与现代HPC级GPU（Nvidia V100）上相同应用程序的同等高度优化实现进行比较，分析解决方案的时间、带宽和能耗。性能结果表明，FPGA实现的运行时性能与V100 GPU相当，与基于GPU的最佳性能解决方案相比，FPGA上合成的最大非平凡应用程序的能耗节省超过2倍。我们的调查显示，在获得高性能的当前一代FPGA相比，传统架构的相当大的挑战。我们讨论了一个给定的模板代码的决定因素是服从FPGA实现，提供洞察的可行性和盈利能力的设计和由此产生的性能。
2021-01-07 cs.AR cs.DC cs.PF
