Accelerating Viterbi Algorithm using Custom Instruction Approach
近年来，通信网络中的解码算法变得越来越复杂，目的是在正确解码接收到的消息时实现高可靠性。这些解码算法涉及需要高性能计算硬件的计算上复杂的操作，这通常是昂贵的。一种具有成本效益的解决方案是通过为解码算法的计算部分创建新的自定义指令来增强处理器的指令集架构（ISA）。在本文中，我们提出了利用自定义指令的方法来有效地实现广泛使用的Viterbi解码算法，通过添加汇编语言指令的ISA的DLX，PicoJava II和NIOS II处理器，这代表RISC，堆栈和FPGA为基础的软核处理器架构，分别。通过使用自定义指令方法，Viterbi算法的执行时间在DLX和PicoJava II中显著缩短了约3倍，在NIOS II中缩短了2倍。
2018-09-08 cs.AR
Work-in-Progress: Real-Time Neural Network Inference on a Custom RISC-V Multicore Vector Processor
提出一种具有可预测核心和本地暂存存储器的定制RISC-V多核向量处理器架构及配套编译器工具链，利用神经网络固定数据流和子任务WCET估计生成静态调度，实现高性能且可预测的实时神经网络推理。
2024-10-14 cs.AR
Duet: Creating Harmony between Processors and Embedded FPGAs
Princeton University（普林斯顿大学）
Duet通过非侵入式双向缓存一致集成，使嵌入式FPGA与处理器成为平等伙伴，通过细粒度加速和硬件增强提升性能，实验表明通信延迟降低82%，带宽提升9.5倍。
2023-01-07 cs.AR
Design space exploration tools for the ByoRISC configurable processor family
本文介绍了ByoRISC（Build Your Own RISC）可配置专用指令集处理器（ASIP）系列。ByoRISC作为独立于供应商的核心，在基线处理器上提供了广泛的架构参数，这些参数可以通过特定于应用程序的硬件扩展（ASHE）进行定制。这样的扩展实现了多输入多输出（MIMO）定制指令与本地状态和加载/存储访问数据存储器。ByoRISC集成了真正的多端口寄存器文件、零开销自定义指令解码和可扩展的数据转发机制。考虑到这些设计决策，ByoRISC提供了独特的功能组合，允许它们用作架构测试平台，并无缝快速开发新的高性能ASIC。ByoRISC的性能特点，实现为供应商无关的核心，已被评估为ASIC和FPGA实现，它被证明是一个可行的解决方案，在基于FPGA的片上系统设计。一个图像处理管道的案例研究也提出了突出的过程中，利用ByoRISC定制处理器。可以观察到高达8.5 $\times$的峰值性能加速比，而在Xilinx Virtex-4目标上实现了4.4 $\times$的平均性能加速比。此外，ByoRISC在许多数据密集型应用程序内核的16宽配置中也优于名为VEX的实验性VLIW架构。
2014-03-26 cs.AR
A Survey on Graph Neural Network Acceleration: Algorithms, Systems, and Customized Hardware
University of California, Los Angeles（加州大学洛杉矶分校）；Georgia Institute of Technology（佐治亚理工学院）
本文综述了图神经网络加速的算法、系统及硬件方法，分析了现有技术并提出未来研究方向，旨在统一视角解决相关复杂性问题。
2026-03-31 cs.AR cs.DC cs.LG
Sparq: A Custom RISC-V Vector Processor for Efficient Sub-Byte Quantized Inference
针对通用硬件亚字节计算效率低的问题，本文提出基于RISC-V的Sparq定制向量处理器，通过扩展专用指令、移除浮点单元优化亚字节QNN推理，2/4比特量化下较16比特卷积分别实现3.2/1.7倍加速。
2023-06-16 cs.AR
Research on LLM Acceleration Using the High-Performance RISC-V Processor "Xiangshan" (Nanhu Version) Based on the Open-Source Matrix Instruction Set Extension (Vector Dot Product)
本文基于开源高性能RISC-V处理器香山南湖架构扩展向量点积自定义指令，实现专用处理器Nanhu-vdot，在FPGA测试中向量点积计算速度达标量方法四倍以上，GPT-2推理速度较纯软件提升约30%且几乎不增加硬件资源与功耗。
2024-09-01 cs.AR
MACO: Exploring GEMM Acceleration on a Loosely-Coupled Multi-core Processor
本文提出松耦合多核架构 MACO，通过基于 tile 的指令集、硬件辅助预取与锁定及预测性地址转换，在 GEMM 和深度神经网络负载上实现高可扩展性与最高 1.1 TFLOPS、88% 的计算效率。
2024-04-30 cs.AR
Generating and evaluating application-specific hardware extensions
现代基于平台的设计涉及嵌入式处理器的特定应用扩展，以满足客户需求。为了完成这一任务，最近的定制/可扩展处理器提供的可能性，调整其指令集和微体系结构的应用感兴趣的，必须加以利用。通常决定此过程成功的一个重要因素是应用程序分析和自定义指令生成中可用的自动化。在本文中，我们提出了YARDstick，一个设计自动化工具的定制处理器开发流程，重点是生成和评估特定于应用程序的硬件扩展。YARDstick是ASIP开发的构建块，它集成了应用程序分析、自定义指令生成和选择以及用户定义的编译器中间表示。在一个YARDstick启用的环境中，在传统的ASIP设计的实际问题面临有效的，探索基础设施从编译器和模拟器的特质解放出来，因为ASIP设计师被赋予了自由指定的目标体系结构的选择和添加新的实现的分析和自定义指令生成/选择方法。为了说明YARDstick方法的能力，我们提出了有趣的探索方案：量化机器相关的编译器优化和目标体系结构的选择方面的操作集和内存模型的自定义指令生成/选择不同的输入/输出约束下的效果。
2014-03-28 cs.AR
Supporting Custom Instructions with the LLVM Compiler for RISC-V Processor
本文研究如何通过修改 LLVM 的 RISC-V 后端为自定义指令提供编译支持，将支持过程分为 Assembler 与模式匹配两部分，并重点分析模式匹配的实现方法及合适的修改阶段。
2023-10-23 cs.AR
An Application-Specific VLIW Processor with Vector Instruction Set for CNN Acceleration
RWTH Aachen University（亚琛工业大学）
近年来，神经网络在对象识别等领域已经超越了经典算法，例如在著名的ImageNet挑战中。因此，人们正在努力开发快速有效的加速器，特别是卷积神经网络（CNN）。在这项工作中，我们提出了ConvAix，一个完全C可编程的处理器，它-与许多现有的架构相反-不依赖于一个硬连线的乘法和累加（MAC）单元阵列。相反，它利用精心设计的向量指令集将计算映射到独立的向量通道上。所提出的处理器是针对延迟敏感的应用程序，并能够执行多达192个MAC操作每周期。ConvAix在28 nm CMOS中以400 MHz的目标时钟频率工作，从而在其目标域内提供最先进的性能和适当的灵活性。来自众所周知的CNN（AlexNet，VGG-16）的几个2D卷积层的仿真结果显示，使用具有16位定点运算的向量指令，平均ALU利用率为72.5%。与其他知名设计相比，ConvAix的灵活性较低，具有竞争力的能源效率高达497 GOP/s/W，同时在面积效率和处理速度方面甚至超过了它们。
2019-04-10 cs.AR cs.LG
Web-Based Simulator of Superscalar RISC-V Processors
本文介绍了一款基于Web的超标量RISC-V处理器模拟器，通过可定制架构、C编译器支持和运行时统计，帮助学生与专业人士掌握计算架构及HW/SW协同设计与HPC优化技术。
2024-11-12 cs.AR
ALPINE: Analog In-Memory Acceleration with Tight Processor Integration for Deep Learning
模拟存内计算（AIMC）核相对于数字逻辑（例如，CPU）。AIMC加速了矩阵向量乘法，这在这些应用程序的运行时占主导地位。然而，以AIMC为中心的平台缺乏通用系统的灵活性，因为它们通常具有硬编码的数据流，并且只能支持有限的处理功能集。为了弥补这种灵活性的差距，我们提出了一种新的系统架构，紧密集成模拟存内计算加速器到多核CPU的通用系统。我们开发了一个功能强大的基于gem 5的完整系统级仿真框架到gem 5-X模拟器，ALPINE，它可以深入表征所提出的架构。ALPINE允许模拟整个计算机体系结构栈，从主要硬件组件到它们与Linux OS的交互。在ALPINE中，我们定义了一个自定义ISA扩展和一个软件库，以方便部署推理模型。我们展示并分析了不同神经网络类型的各种映射，并展示了与支持SIMD的ARM CPU实现相比，卷积神经网络、多层感知器和递归神经网络的性能/能量增益高达20.5倍/20.8倍。
2022-12-13 cs.AR
From Circuits to SoC Processors: Arithmetic Approximation Techniques & Embedded Computing Methodologies for DSP Acceleration
本文提出基于近似计算、硬件加速和异构计算的算术近似技术与映射方法论，在ASIC、FPGA和VPU上实现高能效DSP与AI加速。
2023-12-22 cs.AR
Analyzing RV32/RV64 Trade-offs for FreeRTOS Latency on 8-Stage RISC-V Soft Processors
Sangmyung University（祥明大学）
本文针对8级RISC-V软处理器，对比分析RV32与RV64架构下FreeRTOS的延迟差异，发现RV64任务切换和抢占的周期开销更高，并开源了相关代码。
2026-08-04 cs.AR
FPGA Processor In Memory Architectures (PIMs): Overlay or Overhaul ?
本文对比 FPGA 上的定制 PIM 架构与 PIM 覆盖层，提出 PiCaSO，并证明其在延迟和 BRAM 利用率上的优势及反哺定制设计的改进。
2023-08-07 cs.AR
FeNN: A RISC-V vector processor for Spiking Neural Network acceleration
School of Engineering and Informatics（工程与信息学学院）；University of Sussex（苏塞克斯大学）
本文提出一种基于 RISC-V 的 FPGA 软向量处理器 FeNN，利用随机舍入和饱和技术实现高精度低硬件利用率的脉冲神经网络模拟，其速度优于嵌入式 GPU 和 Loihi 神经形态系统。
2025-06-13 cs.AI cs.AR cs.NE
NEURAghe: Exploiting CPU-FPGA Synergies for Efficient and Flexible CNN Inference Acceleration on Zynq SoCs
深度卷积神经网络（CNN）在需要人类水平理解数据的任务中获得了出色的结果，如图像或语音识别。然而，它们的计算负荷是显著的，这激发了CNN专用加速器的发展。这项工作提出了NEURAghe，这是一种灵活高效的硬件/软件解决方案，用于在Zynq SoC上加速CNN。NEURAghe利用Zynq ARM内核和部署在可重构逻辑上的强大灵活的卷积特定处理器的协同使用。卷积专用处理器嵌入了卷积引擎和可编程软核，将ARM处理器从大部分监督职责中解放出来，并允许加速器以超精细的粒度由软件控制。这种方法为协作异构计算开辟了道路：虽然加速器负责CNN的大部分工作负载，但ARM内核可以无缝执行计算图中难以加速的部分，利用NEON矢量引擎进一步加速计算。通过配套的NeuDNN SW堆栈，NEURAghe支持端到端基于CNN的分类，峰值性能为169 Gops/s，能效为17 Gops/W。由于我们的异构计算模型，我们的平台在最先进的基础上进行了改进，在端到端执行VGG-16时实现了5.5 fps的帧速率，在ResNet-18上实现了6.6 fps。
2017-12-04 cs.AR cs.DC cs.NE
MetaML: Automating Customizable Cross-Stage Design-Flow for Deep Learning Acceleration
Imperial College London（伦敦帝国理工学院）
本文提出MetaML优化框架，自动化DNN加速器定制设计流程的底层优化选择配置，实验证明其在保持精度下大幅降低硬件资源用量，性能优于现有最优方法。
2023-06-14 cs.AR cs.LG
Test Time Reduction Reusing Multiple Processors in a Network-on-Chip Based Architecture
随着嵌入式系统复杂性的增加和生存周期的缩短，可编程处理单元的数量迅速增加，而定制逻辑的门数却不断减少。考虑到这一趋势，这项工作提出了一种测试规划方法，能够重用可用的处理器作为测试源和汇，和片上网络作为测试访问机制。实验结果是基于ITC'02基准和两个开放的核心处理器符合MIPS和MIPS指令集。结果表明，片上网络和嵌入式处理器的协同使用可以在不增加面积和引脚成本的情况下，提高测试并行度，减少测试时间。
2007-10-25 cs.AR
RISC-V processor enhanced with a dynamic micro-decoder unit
本文针对RISC-V处理器设计的安全与能效约束，评估了在RISC-V核心特定流水线阶段集成受CISC启发的动态微解码单元的成本与收益，该单元可实现动态自定义指令序列执行，支持二进制压缩、行为混淆等场景。
2024-06-21 cs.AR
IndexMAC: A Custom RISC-V Vector Instruction to Accelerate Structured-Sparse Matrix Multiplications
本文提出一种自定义RISC-V向量索引-乘累加指令，利用结构化稀疏性加速矩阵乘法，集成于解耦向量处理器，硬件开销极小，相比最先进内核实现1.80x-2.14x加速。
2023-11-13 cs.AR
An Embedded RISC-V Core with Fast Modular Multiplication
物联网最大的问题之一是隐私和安全。加密和身份验证需要大的功率预算，而电池供电的物联网终端节点没有。为特定加密操作设计的硬件加速器为未来的更新提供了很少或根本没有灵活性。自定义指令解决方案的面积更小，并为要实施的新方法提供更大的灵活性。自定义指令的一个缺点是处理器必须等待操作完成。最终，设备对实时事件的响应时间会变长。在这项工作中，我们提出了一个处理器与扩展的自定义指令的模乘，块处理器，通常，两个周期的任何大小的模乘时，在部分执行模式下使用。我们为概念验证CPU采用了RISC-V的嵌入式和压缩扩展。我们的设计是在椭圆曲线密码学领域的最新密码算法的基准。我们的128位模乘CPU在ASIC上的工作频率为136 MHz，在FPGA上的工作频率为81 MHz。它实现了高达13倍的软件实现速度，同时降低了高达95%的整体功耗与41%的平均面积开销比我们的基础架构。
2020-09-30 cs.AR cs.CR
Towards Zero-Stall Matrix Multiplication on Energy-Efficient RISC-V Clusters for Machine Learning Acceleration
针对灵活ML加速器的控制流与内存访问低效问题，提出基于RISC-V集群的零开销循环嵌套和零冲突内存子系统微架构，实现近理想利用率与性能能效提升，兼顾可编程性与广泛工作负载支持。
2025-06-12 cs.AR
HALO-CAT: A Hidden Network Processor with Activation-Localized CIM Architecture and Layer-Penetrative Tiling
本文提出面向 HNN 的软硬件协同处理器 HALO-CAT，通过 LPT 与激活局部化 CIM 减少中间结果和数据移动，在精度仅损失 1.5% 的情况下大幅降低内存需求与能耗。
2023-12-11 cs.AR
Heterogeneous processor pipeline for a product cipher application
在诸如多媒体（编码/解码/播放媒体）、网络（交换和路由）、数字安全、科学数据处理等广泛的应用中，处理作为流接收的数据是现代嵌入式设备通常执行的任务。因此，硬件加速方法来提高这类应用程序的性能构成了一个重要的研究领域。在本文中，我们提出了一个这样的方法来处理流数据，即多处理器流水线架构的评估。硬件是基于多处理器片上系统（MPSoC），使用数据加密算法作为案例研究。该算法在粗粒度级别上进行分区，并使用专门配置的Xtensa LX 3内核映射到具有五个处理器内核的MPSoC上。然后通过加强和修剪每个处理器核的资源来选择性地优化系统。优化后的系统进行评估，并与最佳的单处理器片上系统（SoC）相同的应用程序。观察到用于数据加密算法的多处理器流水线系统提供了显著的速度提升，高达单处理器系统的4.45倍，这接近于五级流水线的理想速度提升。
2014-03-28 cs.AR
A Soft Processor Overlay with Tightly-coupled FPGA Accelerator
FPGA覆盖层通常被实现为粗粒度的可重构架构，其目标是通过平衡底层结构的灵活性和易于配置来提高设计人员的生产力。为了真正促进全面的应用加速，通常还需要包括一个高效的处理器，该处理器与加速器集成和协作，同时保持在同一覆盖框架内实现的好处。本文提出了一种开源的软处理器，旨在与FPGA加速器紧密耦合，作为覆盖框架的一部分。基于RISC-V的开放性和可移植性，采用4级流水线结构设计软处理器，以平衡在FPGA上实现时的资源消耗和性能。该处理器是通用实现的，以促进设计的可移植性和跨不同的FPGA平台的兼容性。实验结果表明，集成软件-硬件应用程序使用所提出的紧耦合架构实现可比的性能，只有硬件加速器，而所提出的架构提供了额外的运行时的灵活性。该处理器已综合到来自不同供应商的低端和高性能FPGA系列，实现了268.67MHz的最高频率和与现有RISC-V设计相当的资源消耗。
2016-06-21 cs.AR
MVDRAM: Enabling GeMV Execution in Unmodified DRAM for Low-Bit LLM Acceleration
MVDRAM首次利用未修改DRAM加速低比特LLM推理中的GeMV运算，通过数据共享与线性性质消除PUD的预排列和比特转置开销，在DDR4上实现最高7.29倍加速和30.5倍能效提升。
2025-09-23 cs.AR cs.DC
Towards Employing FPGA and ASIP Acceleration to Enable Onboard AI/ML in Space Applications
本文面向星载 AI/ML 部署，分析 FPGA、商用现货与抗辐射器件及 VPU/TPU ASIP 协处理器的加速架构，并通过内部基准比较支撑器件与航电设计选择。
2025-06-15 cs.AR
HOBFLOPS CNNs: Hardware Optimized Bitslice-Parallel Floating-Point Operations for Convolutional Neural Networks
Trinity College Dublin, The University of Dublin（都柏林大学圣三一学院）；The School of Computer Science and Statistics（计算机科学与统计学院）；Institute of Technology Carlow（卡洛理工学院）
卷积神经网络（CNN）通常使用16位或32位浮点（FP）进行训练，研究人员表明，低精度浮点（FP）可以非常有效地进行推理。低精度FP可以在现场可编程门阵列（FPGA）和专用集成电路（ASIC）加速器中实现，但是现有的处理器一般不支持定制精度FP。我们提出了硬件优化的位片并行浮点运算符（HOBFLOPS），生成高效的自定义精度仿真位片并行软件FP算法的方法。我们生成定制精度FP例程，使用硬件合成设计流程进行优化以创建电路。我们提供了标准的单元库匹配的目标微处理器架构上的位操作，和代码生成器的硬件电路的位片软件等价物。我们利用位片并行来创建一个非常宽（32-512个元素）的矢量化卷积神经网络（CNN）卷积。将Arm和Intel处理器上CNN卷积中的硬件优化位片并行浮点运算符（HOBFLOPS）乘法累加（MAC）性能与Berkeley的SoftFP 16等效MAC进行比较。HOBFLOPS 16在Intel AVX 512上的性能是SoftFP 16的8倍。HOBFLOPS提供具有自定义范围和精度的任意精度FP，例如，HOBFLOPS 9在Arm Neon上的性能是HOBFLOPS 16的6倍。HOBFLOPS允许研究人员在软件CNN加速器的算法中原型化不同级别的自定义FP精度。此外，HOBFLOPS快速定制精度FP CNN在内存带宽有限的情况下可能是有价值的。
2021-02-28 cs.AR cs.LG
A Customized NoC Architecture to Enable Highly Localized Computing-On-the-Move DNN Dataflow
快速增长的深度神经网络（DNN）的计算复杂度不断增加，这要求新的计算范例来克服传统冯·诺依曼计算架构中的存储器墙。内存计算（Computing-In-Memory，CIM）体系结构是加速神经网络计算的一种有效方法。然而，在常规设计中，CIM阵列之间的数据移动可能仍然主导总功耗。本文提出了一种灵活的CIM处理器架构Domino和“移动计算”（Computing-On-the-Move，COM）接口，使流计算和本地数据访问能够显著降低数据移动能耗。同时，Domino在片上网络（NoC）中采用定制的分布式指令调度来实现存储器间的计算和映射灵活性。使用主流DNN模型进行的评估显示，Domino在几个最先进的CIM加速器上实现了1.77到2.37 $\times$的能效，并将吞吐量提高了1.28到13.16 $\times$。
2021-12-11 cs.AR
Domain-specific Hardware Acceleration for Model Predictive Path Integral Control
Univ Rennes（里昂大学）；Inria（法国国家信息与自动化技术研究院）；CNRS（法国国家科学研究中心）；IRISA（国际信息与自动化研究所）；UMR6074（法国国家科研机构联合研究单位6074）
本文提出了一种针对MPPI控制的定制硬件加速器，通过实验验证其在轨迹精度上优于基于GPU的实现。
2026-01-17 cs.AR cs.RO
StreamDQ: Near-Memory Weight DeQuantization in Custom HBM for Scalable AI Inference Acceleration
SK Hynix（SK海力士）
研究针对大语言模型内存和计算需求增长，提出StreamDQ架构，将反量化块集成到HBM基础芯片，通过内存端反量化减少GPU开销，实现高吞吐量推理，在混合精度GEMM和端到端LLM推理中均有显著性能提升。
2026-07-13 cs.AR
Learning on Hardware: A Tutorial on Neural Network Accelerators and Co-Processors
TU Wien（维也纳工业大学）
深度神经网络（DNN）的优势在于它们可以考虑大量参数，这使它们能够解决复杂的任务。在计算机视觉和语音识别中，它们的准确率比普通算法更高，在某些任务中，它们甚至比人类专家的准确率更高。随着近年来DNN的发展，许多其他应用领域，如疾病诊断和自动驾驶，都在利用它们。DNN的趋势很明显：网络规模呈指数级增长，这导致计算工作量和所需内存大小呈指数级增长。出于这个原因，优化的硬件加速器用于提高神经元网络的推理性能。然而，存在各种神经网络硬件加速器平台，诸如图形处理单元（GPU）、专用集成电路（ASIC）和现场可编程门阵列（FPGA）。这些平台中的每一个都提供了某些优点和缺点。此外，存在用于减少DNN的计算工作量的各种方法，这些方法不同地适用于每个硬件加速器。本文综述了现有的神经网络硬件加速器和加速方法。它们的优点和缺点，并给出了合适的应用程序的建议。特别是，我们专注于加速用于图像识别任务的卷积神经网络（CNN）的推理。假设存在许多不同的硬件架构。基于FPGA的实现非常适合展示DNN优化方法对准确性和吞吐量的影响。出于这个原因，这项工作的重点更多地是基于FPGA的实现。
2021-04-19 cs.AR cs.LG cs.NE
A Reconfigurable Vector Instruction Processor for Accelerating a Convection Parametrization Model on FPGAs
高性能计算（HPC）平台使科学家能够对计算密集型算法进行建模。HPC集群越来越多地使用通用图形处理单元（GPGPU）作为加速器; FPGA提供了GPGPU作为协处理器的有吸引力的替代方案，但由于使用基于FPGA的平台时面临的许多挑战，它们仍然远未成为主流。我们的研究旨在使基于FPGA的高性能计算更容易为科学界所接受。在这项工作中，我们提出了一个特定的大气模型，Flexpart，在FPGA上的加速调查的结果。我们专注于加速这个模型中计算最密集的内核。我们工作的关键贡献是我们进行的架构探索，以达到一个解决方案，最好地利用遗留代码中可用的并行性，也方便编程，以便最终将高级遗留代码编译到我们的架构中可以完全自动化。我们提出了三种不同类型的架构，比较它们的资源利用率和性能，并提出一个架构，其中有一些计算核心，每个构建沿着一个向量指令处理器的线路，在这个特定的情况下工作得最好，是一个有前途的候选人的通用的基于FPGA的平台，用于科学计算。我们还提出了所提出的架构的各种配置参数的实验结果，以显示其实用性，在适应一系列的科学应用。
2015-04-17 cs.AR
Versatile silicon integrated photonic processor: a reconfigurable solution for next-generation AI clusters
针对AI集群计算与通信挑战及现有硅光子芯片适配性不足问题，研究团队研发出含40个可编程单元、160余组件的可重构硅光子处理器，搭配自研软件栈实现多种AI相关功能，为光电AI集群构建奠定基础。
2025-09-03 cs.AR physics.optics
The SpiNNaker 2 Processing Element Architecture for Hybrid Digital Neuromorphic Computing
本文介绍了第二代SpiNNaker芯片的处理单元结构，实现在22纳米FDSOI。在电路级，该芯片具有自适应体偏置近阈值操作，和动态电压和频率缩放驱动的尖峰活动。在系统级，处理以ARM M4核心为中心，类似于第一代SpiNNaker的以处理器为中心的架构。为了加快子任务的运行速度，我们为尖峰（SNN）和基于速率的（深度）神经网络（DNN）的数值运算添加了加速器。PE通过专用的定制设计的片上网络进行通信。我们提出了三个基准测试，显示整个处理器元件在SNN，DNN和混合SNN/DNN网络上的操作。
2022-08-15 cs.AR
From RISC-V Cores to Neuromorphic Arrays: A Tutorial on Building Scalable Digital Neuromorphic Processors
University of Twente（特文特大学）
本文教程介绍了构建可扩展数字神经形态处理器的架构设计原则，通过SENECA平台展示如何从RISC-V核心逐步发展到专用神经处理元素，强调架构权衡与性能优化。
2025-11-27 cs.AI cs.AR eess.SP
Assessing Tenstorrent's RISC-V MatMul Acceleration Capabilities
University of Bologna（博洛尼亚大学）；Cineca（Cineca公司）
本文评估了Tenstorrent Grayskull e75 RISC-V加速器在降低精度下的矩阵乘法性能，对比了其与NVIDIA GPU和Intel处理器的能耗与计算效率。
2025-06-20 cs.AI cs.AR cs.PF
