FPGA implementation of short critical path CORDIC-based approximation of the eight-point DCT
提出了一种基于坐标旋转数字计算机（CORDIC）算法的八点DCT逼近的无乘法器实现方法。该方案的主要设计目标是缩短相应电路的关键路线，减小组合时延。
2011-10-31 cs.AR
ATLAS: Automated HLS for DL-Optimized FPGAs
Arizona State University（亚利桑那州立大学）
研究针对FPGA架构中加速DL推理的问题，提出ATLAS全自动流程，以高级DL模型描述为起点，利用GEMM作为通用抽象层，由hls4ml - GEMM和GEMM IP生成器组成，实现无需手动RTL设计的硬件实现，评估了11个DL设计。
2026-07-09 cs.AR
Compute RAMs: Adaptable Compute and Storage Blocks for DL-Optimized FPGAs
当前FPGA的可配置构建块-逻辑块（LB）、数字信号处理（DSP）片和块RAM（BRAM）-使其成为快速变化的深度学习（DL）世界的高效硬件加速器。这些模块之间的通信通过由遍布FPGA的交换元件组成的互连结构进行。本文提出了一种新的块-计算RAM。计算RAM通过在一个块中组合计算和存储能力来提供高度并行处理的存储器内处理（PIM）。计算RAM可以像现有的FPGA块一样集成在FPGA结构中，并提供两种可以动态选择的操作模式（存储或计算）。它们通过减少数据移动来降低功耗，提供适应性高的精度支持，并增加有效的片内内存带宽。计算RAM还有助于提高FPGA的计算密度。在我们对多个数据精度（int 4，int 8和bfloat 16）的加法，乘法和点积运算的评估中，我们观察到平均节省了80%的能耗，并且执行时间从20%到80%不等。添加计算RAM也可以使非DL应用受益，并使FPGA更高效，灵活和高性能的加速器。
2021-09-30 cs.AR eess.SP
TopSort: A High-Performance Two-Phase Sorting Accelerator Optimized on HBM-based FPGAs
高带宽存储器（HBM）的出现为提高FPGA上的排序加速性能带来了新的机遇，而FPGA上的排序加速性能通常受到片外内存带宽的限制。然而，对于设计人员来说，充分利用这一巨大的带宽并非易事。首先，现有的分类器设计不能以可用的片外带宽的增加速率直接缩放，因为所需的片上资源使用以快得多的速率增长，并且将反过来限制分类性能。其次，设计人员需要深入了解HBM特性，以有效利用HBM带宽。为了应对这些挑战，我们提出了TopSort，这是一种针对HBM FPGA优化的新型两阶段排序解决方案。在第一阶段，16个合并树并行工作，以充分利用32个HBM通道。在第二阶段，TopSort重用第一阶段的逻辑，形成一个更宽的合并树，合并第一阶段的部分排序结果。TopSort还采用HBM特定的优化来减少资源开销并提高带宽利用率。TopSort可以使用所有32个HBM通道对多达4 GB的数据进行排序，整体排序性能为15.6 GB/s。TopSort比最先进的CPU和FPGA排序器快6.7倍和2.2倍。
2022-05-16 cs.AR cs.DC
HALF: Holistic Auto Machine Learning for FPGAs
University of Kaiserslautern（凯泽斯劳滕大学）；Fraunhofer ITWM（弗劳恩霍夫工业数学研究所）
深度神经网络（DNN）能够解决与嵌入式系统相关的领域中的复杂问题，例如图像和自然语言处理。为了针对给定的成本标准（例如，能量效率）在特定的FPGA平台上有效地实现DNN，从拓扑结构到最终的硬件实现，必须考虑大量的设计参数。必须考虑并有效探索不同设计层之间的相互依赖性，这使得手动找到优化解决方案变得几乎不可能。自动化、整体化的设计方法可以显著提高DNN在FPGA上的实现质量。为此，我们提出了一个跨层的设计空间探索方法。它包括从DNN的硬件感知拓扑搜索开始到给定FPGA平台的最终优化实现的优化。该方法在我们的FPGA整体自动机器学习（HALF）框架中实现，该框架结合了进化搜索算法，各种优化步骤和可参数化硬件DNN模块库。HALF可在目标FPGA平台上针对各种应用自动执行探索过程和优化解决方案的实施。我们在心律失常检测的医疗用例中展示了HALF的性能，分别用于三种不同的设计目标，即低功耗、低功耗和高吞吐量。我们的FPGA实现在吞吐量和能耗方面都优于Nvidia Jetson平台上的TensorRT优化模型。
2021-10-20 cs.AR cs.LG
Optimization Techniques to Improve Inference Performance of a Forward Propagating Neural Network on an FPGA
本文描述了一个优化的前向分类神经网络，它已经事先训练的实现。所描述的实现突出了使用Python脚本来生成Verilog硬件实现的新颖方法。该实现的特点包括优化缩放输入数据，使用选定的adjuster代替乘法函数，硬件友好的激活函数和简化的输出选择。将详细介绍英特尔i7与Xilinx FPGA上的软件实现之间的28x28像素“手写”识别NN的推理性能比较。
2020-12-15 cs.AR
Boosting FPGA Performance with Direct BRAM-DSP Paths
Arizona State University（亚利桑那州立大学）；University of Waterloo（滑铁卢大学）
针对现代FPGA设计中内存与计算单元间数据移动的性能瓶颈，尤其是深度学习工作负载，本文提出轻量级架构增强，引入BRAM与DSP直接连接并增强布局算法，在类似Agilex-10的FPGA上提升了DL层设计的Fmax并减少了线长。
2026-07-08 cs.AR
AddNet: Deep Neural Networks Using FPGA-Optimized Multipliers
在现场可编程门阵列（FPGA）上加速深度学习应用的低精度算术运算已经得到了广泛的研究，因为它们具有节省硅面积或提高吞吐量的潜力。然而，这些好处是以降低准确性为代价的。在这篇文章中，我们证明了可重构常数系数乘法器（RCCM）提供了一个更好的替代方案，以节省硅面积比利用低精度算法。RCCM仅使用加法器、减法器、移位器和多路复用器（MUX）将输入值乘以有限的系数选择，这意味着它们可以针对FPGA进行大量优化。我们提出了一个家庭的RCCM定制的FPGA逻辑元件，以确保其有效利用。为了最大限度地减少量化带来的信息损失，我们开发了新的训练技术，将RCCM的可能系数表示映射到神经网络权重参数分布。这使得能够在硬件中使用RCCM，同时保持高精度。我们使用AlexNet、ResNet-18和ResNet-50网络展示了这些技术的好处。与传统的8位量化网络相比，所产生的实现实现了高达50%的资源节省，转化为显着的加速和功耗节省。我们的RCCM具有最低的资源需求，超过6位定点精度，而所有其他实现的RCCM实现至少达到类似的精度，8位均匀量化的设计，同时实现显着的资源节约。
2019-11-19 cs.AR cs.CV eess.SP
Critical Path Aware Timing-Driven Global Placement for Large-Scale Heterogeneous FPGAs
Chengdu Sino Microelectronics System Co.Ltd.（成都中微半导体系统有限公司）
TD-Placer通过时序驱动的全局放置方法，提升大规模异构FPGA的时序性能，实现关键路径延迟的优化。
2025-11-13 cs.AR
Scalable FPGA Framework for Real-Time Denoising in High-Throughput Imaging: A DRAM-Optimized Pipeline using High-Level Synthesis
Department of Computer Science and Engineering, Michigan State University（计算机科学与工程系，密歇根州立大学）
本文提出了一种基于FPGA的可扩展实时去噪框架，利用高阶综合和DRAM优化，实现低延迟的图像处理，适用于高吞吐成像应用。
2025-11-25 cs.AR cs.CV cs.DC
SpeedLLM: An FPGA Co-design of Large Language Model Inference Accelerator
本文提出在Xilinx Alevo U280上针对Tinyllama优化的FPGA加速器SpeedLLM，通过数据流并行、内存复用和Llama2算子融合，实现最高4.8倍性能提升和1.18倍能耗降低。
2025-05-07 cs.AR
Hardware-Efficient Accurate 4-bit Multiplier for Xilinx 7 Series FPGAs
Graduate School of Science and Technology, Faculty of Engineering, Shinshu University（长野大学理工学部工学研究科）；Shinshu University（长野大学）
针对FPGA上并行低比特宽运算，提出仅用11个LUT和2个CARRY4的精确4位乘法器，减少1个LUT并缩短关键路径，延迟2.750ns。
2026-10-20 cs.AR
A Compilation Flow for the Generation of CNN Inference Accelerators on FPGAs
University of Toronto（多伦多大学）
我们提出了在FPGA上生成CNN推理加速器的编译流程。该流程使用TVM编译器将冻结模型转换为OpenCL内核，并使用英特尔OpenCL SDK编译为FPGA比特流。我们通过对TVM生成的基础OpenCL内核进行优化来提高生成的硬件的质量。这些优化提高了并行性，减少了内存访问延迟，提高了并发性并节省了片上资源。我们在TVM中自动执行这些优化，并通过在Intel Stratix~ 10 SX上为LeNet-5、MobileNetV 1和ResNet-34生成加速器进行评估。我们表明，优化提高了性能的生成的加速器高达846倍以上的基础加速器。优化后的加速器在CPU上的性能比TensorFlow高出4.57倍，比单线程TVM高出3.83倍，比56线程TVM仅高出0.34倍。我们优化的内核也优于通过类似方法（也使用高级合成）生成的内核，同时提供更多的功能和灵活性。然而，它的性能不如使用手动优化设计的方法。因此，我们认为我们的方法在预生产环境中非常有用，可以从提高的性能和快速原型设计中受益，实现FPGA的优势，而无需硬件设计专业知识。
2022-03-08 cs.AR cs.DC cs.LG
QForce-RL: Quantized FPGA-Optimized Reinforcement Learning Compute Engine
Department of Electrical Engineering, IIT Indore（电子工程系，印度理工学院Indore）
针对高质量图像RL智能体在FPGA上部署资源开销大的问题，提出融合E2HRL与QuaRL量化SIMD加速的轻量级QForce-RL引擎，实现最高2.3倍性能提升和2.6倍FPS改善。
2025-06-08 cs.AR cs.CV cs.RO
An Irredundant and Compressed Data Layout to Optimize Bandwidth Utilization of FPGA Accelerators
针对 FPGA 加速器处理多维数据集时的内存带宽瓶颈，本文提出基于编译器的连续数据布局，并结合数据打包与运行时压缩，将 I/O 周期最多降低 7 倍。
2024-01-22 cs.AR
Timing Driven C-Slow Retiming on RTL for MultiCores on FPGAs
本文讨论了RTL上的C慢重定时（CSR）。CSR通过在每条路径中添加相同数量的寄存器来增加内核的功能，该技术非常适合使用已有寄存器的FPGA。以前的出版物仅限于在网表级别上添加寄存器，这会产生大量的系统验证问题，并且被认为是在现代多核时代使用该技术的主要缺点。本文展示了如何CSR可以有效地做定时驱动的自动RTL修改。本文提供的方法可作为指导使用CSR在高级综合（HLS）。本文展示了在FPGA上实现的RTL上的CSR-ed复杂RISC核的结果。
2018-07-14 cs.AR
A Sparsity-Aware Autonomous Path Planning Accelerator with HW/SW Co-Design and Multi-Level Dataflow Optimization
本文提出一种基于FPGA的稀疏感知路径规划加速框架，通过软硬件协同设计、定制稀疏矩阵运算单元和多级数据流优化，在ZCU102平台上实现了优于CPU、GPU及现有FPGA方案的延迟、能效和吞吐量。
2025-07-22 cs.AR
Real-Time Stream Compaction for Sparse Machine Learning on FPGAs
Karlsruhe Institute of Technology（卡尔斯鲁厄理工学院）
本研究提出了一种FPGA上的实时数据压缩方法，通过优化稀疏性处理，实现高效的GNN硬件加速，适用于高吞吐量和低延迟的科学实验场景。
2026-02-26 cs.AR hep-ex
Implementation of Digital Circuits on Three-Dimensional FPGAs Using Simulated Annealing
本文提出基于模拟退火算法和改进Pathfinder算法的完整CAD流程，用于在三维FPGA上实现任意逻辑电路，并通过实验验证其在电路速度、通道宽度和面积方面的性能优势。
2023-04-15 cs.AR
Holistic Optimization Framework for FPGA Accelerators
本文提出Prometheus整体优化框架，通过统一设计空间整合任务融合、分块、循环置换等关键优化，并利用非线性规划在资源约束下自动生成比特流，从而在多个基准上超越现有FPGA优化框架，实现高QoR并减少手动调优。
2025-09-23 cs.AR
ResBench: Benchmarking LLM-Generated FPGA Designs with Resource Awareness
Imperial College London（伦敦帝国学院）
针对现有LLM代码生成基准忽略FPGA硬件资源使用、多样性不足的问题，提出首个聚焦资源的基准ResBench，含12类56个问题，配套开源框架可自动评测，实验验证其能区分不同LLM生成HDL的资源优化水平。
2025-03-21 cs.AI cs.AR cs.CL
Scalable Packet Tracking on FPGAs for Erasure-Coded RDMA over Lossy WANs
Northeastern University（东北大学）；Microsoft Corporation（微软公司）
针对有损广域网多路径RDMA中数据包乱序和丢失问题，提出首个基于FPGA的完全硬件卸载数据包到达跟踪设计COMET，采用可扩展缓存架构，实现400Gbps线速并支持6倍并发连接。
2026-09-21 cs.AR
Koios: A Deep Learning Benchmark Suite for FPGA Architecture and CAD Research
随着深度学习（DL）在许多应用中的流行，研究人员正在研究优化FPGA架构和CAD的不同方法，以在基于DL的工作负载上实现更好的结果质量（QoR）。在这个优化过程中，基准电路是一个重要的组成部分;在一组基准上实现的QoR是架构和CAD设计选择的主要驱动力。然而，目前的学术基准套件是不够的，因为它们没有捕获任何设计从DL域。这项工作提出了一套新的DL加速基准电路的FPGA架构和CAD研究，称为Koios。这套19个电路涵盖了各种各样的加速神经网络，设计尺寸，实现风格，抽象层次和数值精度。与现有的开源基准测试相比，这些设计更大，数据更并行，更异构，更深入的流水线，并利用更多的FPGA架构功能。这使研究人员能够针对此类工作负载确定架构效率低下的问题，并在更现实的基准上优化CAD工具，这些基准以不同的方式强调CAD算法。在本文中，我们描述了我们的基准测试套件的设计，目前的结果，通过Verilog的路由（VTR）流使用最新的FPGA架构模型运行它们，并确定从所产生的指标的关键见解。与广泛使用的VTR套件相比，我们的基准测试平均具有3.7倍的网表原语，1.8倍和4.7倍的DSP和BRAM密度，以及1.7倍的频率和1.9倍的近关键路线。最后，我们提出了两个示例案例研究，展示了如何使用我们的新基准测试套件进行DL优化FPGA的架构探索。
2021-06-13 cs.AR
Dataflow Optimized Reconfigurable Acceleration for FEM-based CFD Simulations
本文提出了一种基于AMD Alveo U200 FPGA和HLS的数据流优化可重构加速器，用于加速FEM求解Navier-Stokes方程的CFD仿真，相比Vitis-HLS实现性能提升7.9倍，延迟降低45%，功耗降低3.64倍。
2025-04-07 cs.AR physics.flu-dyn
History-Aware Trajectory k-Anonymization Using an FPGA-Based Hardware Accelerator for Real-Time Location Services
针对先前FPGA轨迹匿名化依赖最短路径导致数据效用低的问题，提出历史感知方法及集成并行历史轨迹搜索与最短路径的FPGA架构，实现6000+记录/秒吞吐量，提升数据保留率与干道保留效果，平衡隐私与行为准确性。
2025-11-12 cs.AR cs.CR
CXL over Ethernet: A Novel FPGA-based Memory Disaggregation Design in Data Centers
数据中心中的存储器资源通常遭受低利用率和缺乏动态性。内存分解通过解耦CPU和内存来解决这些问题，目前包括基于RDMA或互连协议（如Compute Express Link（CXL））的方法。然而，基于RDMA的方法涉及代码重构和更高的延迟。基于CXL的方法支持本地存储语义，克服了RDMA的缺点，但限于机架级。此外，基于CXL产品的内存池化和共享，目前还处于早期探索阶段，未来还需要时间才能面世。在本文中，我们提出了以太网上的CXL方法，主机处理器可以通过以太网访问远程存储器的内存语义。我们的方法可以支持本地内存加载/存储访问，并通过利用CXL和RDMA技术将物理范围扩展到跨服务器和机架级别。我们原型我们的方法与一个服务器和两个FPGA板与100 Gbps的网络和测量存储器访问延迟。此外，通过在关键路线中使用数据缓存和拥塞控制算法来优化存储器访问路径，进一步降低访问延迟。评测结果显示，服务器访问远程内存的平均延迟为1.97 μs，比业界基线延迟降低约37%。通过FPGA上的缓存块和命中访问，延迟可以进一步降低到415 ns。
2023-02-22 cs.AR
TurboFuzz: FPGA Accelerated Hardware Fuzzing for Processor Agile Verification
State Key Lab of Processors, Institute of Computing Technology, Chinese Academy of Sciences（处理器国家重点实验室，中国科学院计算技术研究所）；University of Chinese Academy of Sciences（中国科学院大学）；University of Cambridge（剑桥大学）；The University of Sydney（悉尼大学）
TurboFuzz利用FPGA加速实现高效的处理器验证，通过优化测试生成和反馈机制提升覆盖率和性能
2026-02-03 cs.AR
From Patterns to Parsers: Automatic Generation of Efficient Hardware Parsers for FPGAs
Meta Platforms, Inc.（Meta平台公司）；Department of Electrical and Computer Engineering, University of Waterloo（滑铁卢大学电气与计算机工程系）
该研究提出开源工具，从高级规范自动生成高效硬件解析器。利用PIR解耦前端与后端，扩展模式匹配。通过以太网和网络入侵检测流程演示，生成的解析器在频率和资源利用上表现出色，为多样应用实现高性能、资源高效的硬件解析器。
2026-07-20 cs.AR
An Integrated FPGA Accelerator for Deep Learning-based 2D/3D Path Planning
Keio University（庆应义塾大学）
提出P3Net和P3NetCore，一种基于PointNet的轻量级2D/3D路径规划深度学习方法和FPGA加速器，在移动机器人有限资源下实现实时高性能路径规划，显著提升速度和功率效率。
2023-06-30 cs.AR cs.RO
Area-Delay-Efficeint FPGA Design of 32-bit Euclid's GCD based on Sum of Absolute Difference
欧几里得算法是计算两个正数的最大公因子的常用算法。存在使用这种划分的各种领域，诸如信道编码、密码学和纠错码。这使得GCD成为数论中的一个基本算法，因此已经发现了许多有效计算GCD的方法。本文的主要贡献是研究了一种基于Euclidean算法计算两个32位数的GCD的方法，该方法针对六种不同的Xilinx芯片。我们称之为Optimized_GCDSAD的方法的复杂性是通过利用基于快速进位生成函数的绝对差和（SAD）块来实现的。所提出的架构的效率进行评估的基础上的标准，如时间（延迟），面积延迟产品（ADP）和空间（切片数）的复杂性。这些架构的VHDL代码已通过ISE 14.7实现和综合。详细的比较分析表明，提出的基于SAD块的Optimized_GCDSAD方法优于以前已知的结果。
2022-11-17 cs.AR cs.CR eess.SP
GraVF-M: Graph Processing System Generation for Multi-FPGA Platforms
由于大多数图数据集中连接的不规则性，跨不共享公共存储器的多个计算节点划分图分析算法不可避免地导致大量互连流量。先前的研究表明，FPGA可以在共享内存环境中超越基于软件的图形处理，但这种优势是否可以在分布式系统中保持仍然是一个悬而未决的问题。在这项工作中，我们提出了GraVF-M，一个框架，旨在简化实现基于FPGA的图形处理加速器的多FPGA平台与分布式存储器。该框架基于对算法内核的轻量级描述，自动生成整个多FPGA设计的优化RTL代码。我们利用编程模型的一个方面，向用户提供一个熟悉的消息传递范例，同时在引擎盖下实现一个更有效的架构，可以减少必要的FPGA间网络流量的一个因素，等于输入图的平均度。基于对影响绩效的因素进行理论分析的绩效模型可以评估我们实施的效率。在4-FPGA系统上，吞吐量高达5.8 GTEPS（每秒遍历数十亿条边），GraVF-M生成的设计与文献中最先进的框架相比毫不逊色，达到了系统预计性能极限的94%。
2019-10-14 cs.AR cs.DC
VTR: An Optimized Vision Transformer for SAR ATR Acceleration on FPGA
University of Southern California（南加州大学）；DEVCOM Army Research Office（DEVCOM陆军研究办公室）
针对 SAR ATR 中 ViT 数据需求高、计算重且难部署的问题，本文提出融合 SPT 与 LSA 的轻量模型 VTR，并设计专用 FPGA 加速器以实现实时部署。
2024-04-06 cs.AI cs.AR cs.CV
Chimera: A Hybrid Machine Learning Driven Multi-Objective Design Space Exploration Tool for FPGA High-Level Synthesis
University of Illinois at Urbana-Champaign（伊利诺伊大学厄巴纳-香槟分校）
近年来，基于现场可编程门阵列（FPGA）的硬件加速器由于其非凡的灵活性而被广泛采用。然而，高灵活性带来了设计和优化的困难。传统上，这些加速器是用低级硬件描述语言设计的，这意味着创建具有复杂行为的大型设计非常困难。因此，高级综合（HLS）工具被创建来简化FPGA的硬件设计。它们使用户能够使用高级语言创建硬件设计，并提供各种优化指令，以帮助提高合成硬件的性能。然而，应用这些优化来实现高性能是耗时的，并且通常需要专业知识。为了解决这个困难，我们提出了一个自动化的设计空间探索工具，用于应用HLS优化指令，称为嵌合体，这大大减少了创建高性能HLS设计所需的人力和专业知识。它采用了一种新的多目标探索方法，无缝集成了主动学习，进化算法和汤普森采样，使它能够找到一组优化设计的帕累托曲线，只有少量的设计点在探索过程中评估。在实验中，在不到24小时的时间里，这种混合方法探索了与Rosetta基准测试套件中专家HLS用户创建的高度优化的手动调整设计相比具有相同或更高性能的设计点。除了发现极端点之外，它还探索了帕累托边界，其中肘部点可以潜在地节省高达26%的触发器资源，而延迟可以忽略不计。
2022-07-03 cs.AR cs.LG cs.NE
High-Level FPGA Accelerator Design for Structured-Mesh-Based Explicit Numerical Solvers
本文提出了一种工作流程，用于合成接近最佳的FPGA实现的结构网格为基础的模板应用显式求解器。它利用应用程序类的关键特性、计算通信模式和FPGA的架构功能，加速高性能计算领域的求解器。该工作流程的主要新功能包括：（1）将标准的最先进技术与大量高增益优化（如优化和空间分块/平铺）相结合，以提高实际工作负载的吞吐量;（2）开发和使用预测分析模型，以探索设计空间、资源估计和性能。在Xilinx Alveo U280 FPGA上使用设计工作流程实现了三个代表性应用，表现出接近最佳的性能和超过85%的预测模型准确度。将这些应用程序与现代HPC级GPU（Nvidia V100）上相同应用程序的同等高度优化实现进行比较，分析解决方案的时间、带宽和能耗。性能结果表明，FPGA实现的运行时性能与V100 GPU相当，与基于GPU的最佳性能解决方案相比，FPGA上合成的最大非平凡应用程序的能耗节省超过2倍。我们的调查显示，在获得高性能的当前一代FPGA相比，传统架构的相当大的挑战。我们讨论了一个给定的模板代码的决定因素是服从FPGA实现，提供洞察的可行性和盈利能力的设计和由此产生的性能。
2021-01-07 cs.AR cs.DC cs.PF
HLSDataset: Open-Source Dataset for ML-Assisted FPGA Design using High Level Synthesis
The University of Texas at Austin（德克萨斯大学奥斯汀分校）
本研究提出了面向机器学习辅助FPGA高级综合设计的开源数据集HLSDataset，基于多类基准测试和多种优化指令生成近9000个每FPGA类型的Verilog样本，经案例研究验证可用于功耗与资源估算，能为研究人员节省数据集构建时间。
2023-08-21 cs.AR cs.LG
ShortcutFusion: From Tensorflow to FPGA-based accelerator with reuse-aware memory allocation for shortcut data
残差块是最近最先进的CNN（如EfficientNet或EfficientDet）中非常常见的组件。在ResNet 152中，XML数据占特征地图访问的近40%[8]。以前的DNN编译器、加速器大多忽略了快捷方式的数据优化。本文介绍了ShortcutFusion，基于FPGA的加速器的优化工具，具有重用意识的静态内存分配的快捷数据，最大限度地提高片上数据重用给定的资源约束。从TensorFlow DNN模型中，所提出的设计为一组节点生成指令集，这些节点为每个残留块使用优化的数据重用。在Xilinx KCU 1500 FPGA卡上实现的加速器设计比NVIDIA RTX 2080 Ti快2.8倍，能效高9.9倍，输入尺寸为256 x256。.与基线的结果相比，在基线中，权重、输入和输出每层都从片外存储器访问一次，ShortcutFusion将RetinaNet、Yolov 3、ResNet 152和EfficientNet的DRAM访问减少了47.8-84.8%。考虑到与ShortcutMining [8]类似的缓冲区大小，它也在硬件中挖掘快捷方式数据，所提出的工作将特征映射的片外访问减少了5.27倍，同时从片外存储器访问权重仅一次。
2022-02-13 cs.AR cs.DC
Efficient Batch Search Algorithm for B+ Tree Index Structures with Level-Wise Traversal on FPGAs
Otto-von-Guericke University Magdeburg（奥托·冯·古里克马格德堡大学）；TU Bergakademie Freiberg（弗莱贝格工业大学）
本文提出一种基于B+树索引结构的高效批量搜索算法，通过FPGA上的层次遍历实现，减少全局内存访问，提高节点重用率，并支持可变批量大小和树深度。
2026-04-22 cs.AR cs.DB cs.DC
An Optimizing Framework on MLIR for Efficient FPGA-based Accelerator Generation
本文提出构建于MLIR的FPGA加速器优化框架POM，通过引入三层IR、集成多面体模型进行循环变换，并提供DSL与自动DSE引擎，相比现有技术实现了显著的性能加速。
2024-01-10 cs.AR cs.PL
Revisiting FPGA Acceleration of Molecular Dynamics Simulation with Dynamic Data Flow Behavior in High-Level Synthesis
分子动力学（MD）模拟是过去十年中生物科学家和研究人员探索人类健康和疾病的最重要工具之一。然而，由于MD算法的计算复杂性，在传统的多核处理器上模拟相对简单的生物实体需要数周甚至数月。分子动力学模拟中的关键路径是模拟环境中粒子间的力的计算，具有丰富的并行性。在众多的加速平台中，FPGA以其低功耗、高能效的特点成为一个极具吸引力的选择。然而，由于其使用RTL的编程成本高，还没有主流的MD软件包采用FPGA进行加速。在本文中，我们重新审视的高层次综合（HLS）的MD的FPGA加速，以提供负担得起的编程成本。我们的MD加速经验表明，HLS优化，如循环流水线，模块复制和内存分区是必不可少的，以提高性能，实现了9.5倍的加速比相比，12核CPU。更重要的是，我们观察到，即使是完全优化的HLS设计仍然可能比参考RTL架构慢2倍，这是由于当前HLS工具尚未支持的常见动态（条件）数据流行为。为了支持这种行为，我们通过一个通用的RTL模板进一步定制了一系列处理元素以及一个数据驱动的流网络，并完全自动化了设计流程。我们的最终实验结果表明，与12核英特尔至强服务器相比，在Convey HC1ex FPGA上广泛使用的ApoA1 MD基准测试的性能加速为19.4倍，能效为39倍。
2016-11-11 cs.AR physics.atom-ph physics.comp-ph
LiFT: Lightweight, FPGA-tailored 3D object detection based on LiDAR data
AGH University of Krakow（克拉科夫AGH科技大学）
LiFT是一种面向FPGA的轻量级全量化3D目标检测算法，通过双边界柱状特征网络和高效INT8量化，在20.73 GMACs下于NuScenes数据集取得最优mAP 51.84%和NDS 61.01%的性能。
2025-01-19 cs.AR cs.CV eess.IV
Optimizing Transformer Neural Network for Real-Time Outlier Detection on FPGAs
研究如何优化Transformer神经网络推理时间用于金融时间序列实时异常检测，探索不同架构在FPGA板上的高效实现，以最小化延迟进行时间序列异常检测。
2026-07-28 cs.AI cs.AR cs.DC
