Pattern-Guided Design Space Exploration for FPGA Accelerator Design
University of Illinois Urbana-Champaign（伊利诺伊大学厄巴纳-香槟分校）；Columbia University（哥伦比亚大学）
研究针对FPGA加速器设计中因调度决策产生的组合设计空间问题，提出PATTERNDSE框架，将重复计算模式映射到调度空间，经多步骤评估候选调度，在六个内核上验证其能大幅减少候选者数量且保持最佳延迟，提升设计效率。
2026-07-17 cs.AR
Analyzing the capabilities of HLS and RTL tools in the design of an FPGA Montgomery Multiplier
本文分析FPGA上Montgomery乘法器的多种设计，对比RTL与HLS方法在频率、延迟和资源上的表现，并评估其在高性能椭圆曲线密码操作中的潜力。
2025-09-09 cs.AR
RealProbe: An Automated and Lightweight Performance Profiler for In-FPGA Execution of High-Level Synthesis Designs
针对HLS设计FPGA内性能分析存在的仿真与实际性能差异大、现有工具繁琐低效问题，提出全自动轻量级工具RealProbe，通过单指令实现函数层次周期计数分析，非侵入式且支持自动化DSE，在28个测试用例中实现100%周期计数准确率且逻辑开销小。
2025-04-16 cs.AR
FADO: Floorplan-Aware Directive Optimization for High-Level Synthesis Designs on Multi-Die FPGAs
多芯片FPGA被广泛用于部署大型硬件加速器。有两个因素阻碍了在多管芯FPGA上实现的HLS设计的性能优化。一方面，由于网络跨越管芯边界而导致的长网络延迟导致正确地布局和流水线化应用的NP难问题。另一方面，传统的HLS指令优化的自动搜索流程是针对单芯片FPGA的，因此，它不能考虑每个芯片上的资源约束和芯片交叉引起的时序问题。此外，由于设计规模大，在定向优化期间，使在每组配置下生成的HLS设计的布图规划合法化导致过长的运行时间。为了在多芯片FPGA上协同优化HLS设计的指令和布图规划，提出了FADO框架，该框架基于多选择多维装箱问题，建立了指令-布图规划协同搜索问题，并采用迭代优化流程求解。对于定向搜索的每一步，延迟瓶颈引导的贪心算法搜索更有效的定向配置。对于布图规划，我们实现了一个更有效的增量布图规划合法化算法，而不是重复地招致全局布图规划算法。它主要应用最差拟合在线装箱算法来平衡布图规划，连同离线最佳拟合减少重新装箱来压缩布图规划，随后是跨越管芯边界的长导线的流水线。通过在HLS设计上的实验，FADO不仅实现了协同优化的自动化，与全局布图规划辅助的DSE相比，其运行时间缩短了693倍~ 4925倍，而且在Xilinx Alveo U250 FPGA上实现后，总体工作流执行时间提高了1.16倍~ 8.78倍。
2023-02-05 cs.AR
HLSDataset: Open-Source Dataset for ML-Assisted FPGA Design using High Level Synthesis
The University of Texas at Austin（德克萨斯大学奥斯汀分校）
本研究提出了面向机器学习辅助FPGA高级综合设计的开源数据集HLSDataset，基于多类基准测试和多种优化指令生成近9000个每FPGA类型的Verilog样本，经案例研究验证可用于功耗与资源估算，能为研究人员节省数据集构建时间。
2023-08-21 cs.AR cs.LG
Bombyx: OpenCilk Compilation for FPGA Hardware Acceleration
École Polytechnique Fédérale de Lausanne（洛桑联邦理工学院）
Bombyx是一种面向FPGA硬件加速的OpenCilk编译器，通过将OpenCilk程序转换为Cilk-1中间表示，实现高效的任务级并行应用映射，并引入解耦优化提升性能。
2025-11-26 cs.AR
Skew-Oblivious Data Routing for Data-Intensive Applications on FPGAs with HLS
FPGA已经成为新兴的计算基础设施，用于加速计算中心的应用。同时，高级综合（HLS）工具已经被提出来简化FPGA的编程。即使使用HLS，不规则的数据密集型应用也需要显式优化，其中通常采用多个处理元件（PE），每个处理元件具有基于BRAM的私有缓冲器，以在每个周期处理多个数据。与静态地将数据分配给PE相比，动态地将多个数据分派给指定的PE的数据路由避免了缓冲器中的数据复制，因此节省了BRAM的使用。然而，PE之间的工作负载不平衡极大地降低了处理偏斜数据集时的性能。在本文中，我们提出了一个偏斜不经意的数据路由架构，分配二级PE和调度他们在运行时分担过载的PE的工作量。此外，我们建议的架构集成到一个框架，称为同上，以尽量减少开发工作的应用程序，需要倾斜处理。我们评估Ditto五个常用的应用程序：直方图建设，数据分区，PageRank，重打击检测和hyperloglog。结果表明，生成的实现是强大的倾斜数据集，并优于最先进的设计在吞吐量和BRAM的使用效率。
2021-05-10 cs.AR cs.PF
Finite-Time Lyapunov Exponent Calculation on FPGA using High-Level Synthesis Tools
本文研究利用Xilinx HLS工具在FPGA上实现流体动力学中的FTLE计算，并给出二维和三维情况下的速度与资源消耗结果。
2024-08-05 cs.AR
PowerGear: Early-Stage Power Estimation in FPGA HLS via Heterogeneous Edge-Centric GNNs
Peng Cheng Laboratory（鹏城实验室）；The University of Auckland（奥克兰大学）；Shanghai Jiao Tong University（上海交通大学）；The Hong Kong University of Science and Technology（香港科技大学）；Peking University（北京大学）
功耗估计是许多硬件优化策略的基础。然而，它仍然是具有挑战性的，以提供准确的功率估计在早期阶段，如高级综合（HLS）。在本文中，我们提出了PowerGear，一个图形学习辅助的FPGA HLS功率估计方法，具有高精度，高效率和可移植性。PowerGear包括两个主要组件：图构造流程和定制的图神经网络（GNN）模型。具体来说，在图形构造流程中，我们引入缓冲区插入，数据路径合并，图形修剪和功能注释技术，将HLS设计转换为图形结构的数据，其中编码操作内的微架构和操作间的互连与切换活动注释。此外，我们提出了一种新的功率感知异构边为中心的GNN模型，有效地学习异构边语义和结构属性的构造图通过边为中心的邻域聚合，并符合制定的动态功率。与机载测量相比，PowerGear估计新HLS设计的总功率和动态功率的误差分别为3.60%和8.81%，优于现有技术的研究和商业产品Vivado。此外，PowerGear还展示了比Vivado功率估计器快4倍的速度。最后，我们提出了一个案例研究中，PowerGear被利用，以促进FPGA HLS的设计空间探索，导致高达11.2%的性能增益，与使用最先进的预测模型的方法相比。
2022-03-28 cs.AR cs.LG
SPRING: Systematic Profiling of Randomly Interconnected Neural Networks Generated by HLS
提出一种适用于FPGA动态架构和流式加速器的系统化性能分析方法，分析流与数据并行流动并导向PS端，在RINNs上验证有效。
2025-03-31 cs.AR
A Comparative Study between HLS and HDL on SoC for Image Processing Applications
当今系统的复杂性日益增加，市场时间有限，需要新的FPGA开发工具。目前，除了传统的硬件描述语言（HDL）之外，还有高级综合（HLS）工具，可以提高系统开发的抽象级别。尽管设计和测试更加简单，但HLS在描述硬件方面仍有一些缺点。本文以图像处理领域的Sobel滤波器为例，对HLS和FPGA硬件描述语言进行了比较研究。结果表明，考虑到资源使用和响应时间，HDL实现略优于HLS版本。然而，HDL解决方案所需的编程工作量明显大于HLS解决方案。
2020-12-15 cs.AR cs.PL
HLSTransform: Energy-Efficient Llama 2 Inference on FPGAs Via High Level Synthesis
Cornell University（康奈尔大学）
本文提出HLSTransform方法，利用高层次综合在FPGA上加速Llama 2推理，相比CPU和GPU显著降低每token能耗并提升推理速度，同时开源代码以推动FPGA在Transformer推理中的普及。
2024-04-29 cs.AI cs.AR cs.LG
Parallel Programming for FPGAs
本书重点介绍了使用算法高级综合（HLS）来构建特定应用的FPGA系统。我们的目标是让读者了解使用HLS创建优化硬件设计的过程。虽然细节上必然与多核处理器或GPU的并行编程不同，但许多基本概念是相似的。例如，设计人员必须了解存储层次结构和带宽、空间和时间引用局部性、并行性以及计算和存储之间的权衡。本书是对构建FPGA系统感兴趣的人的实用指南。在大学环境中，它适用于高级本科和研究生课程。同时，它也是有用的实践系统设计师和嵌入式程序员。本书假设读者有C/C++的工作知识，并包括大量的示例代码。此外，我们假设熟悉基本的计算机体系结构概念（流水线，加速，Amdahl定律等）。了解基于RTL的FPGA设计流程很有帮助，但不是必需的。
2018-05-09 cs.AR
Hardware-Software Co-Design of BIKE with HLS-Generated Accelerators
为了减轻量子计算机的安全威胁，NIST正在进行一项标准化后量子密码系统的过程，旨在评估其安全性并加快其在生产场景中的采用。已经为每个候选者提出了几种硬件和软件实现，而只有少数目标是具有CPU和FPGA的异构平台。本文提出了一种适用于嵌入式平台的BIKE硬件/软件协同设计方案，该方案同时采用了CPU和小型FPGA，并采用了高级综合（HLS）来及时提供硬件加速器。与针对性能优化的HLS加速器的最先进的解决方案相比，所提出的解决方案针对在嵌入式系统的异构平台中实现的小型FPGA。与BIKE的纯软件执行相比，在整个Xilinx Zynq-7000系列的片上系统上收集的实验结果突出了Z-7010上的1.37倍到Z-7020上的2.78倍的性能加速。
2023-01-06 cs.AR cs.CR
Accelerating FPGA-Based Wi-Fi Transceiver Design and Prototyping by High-Level Synthesis
本文提出利用高层次综合（HLS）设计OFDM基带处理模块并集成至HDL，在不到一个月内实现性能开销极小的FPGA Wi-Fi收发机，验证了HLS在加速SDR设计与原型开发中的可行性与优势。
2023-05-23 cs.AR cs.NI
Best-Effort FPGA Programming: A Few Steps Can Go a Long Way
基于FPGA的异构体系结构为程序员提供了自定义硬件加速器的能力，以灵活地加速许多工作负载。尽管如此，这些优势是以牺牲可编程性为代价的。FPGA厂商和研究人员试图通过高级综合（HLS）技术来提高可编程性，该技术可以直接从高级语言描述生成硬件电路。然而，通过阅读最近的出版物FPGA设计使用HLS，人们往往得到的印象是，FPGA编程仍然很难，因为它离开程序员探索一个非常大的设计空间与许多可能的组合HLS优化策略。在本文中，我们提出了两个重要的意见和贡献。首先，我们展示了一个相当令人惊讶的结果：FPGA编程可以很容易地遵循一个简单的尽最大努力的指导方针，使用HLS的五个细化步骤。我们表明，对于MachSuite的广泛的加速器基准测试，提出的尽力而为的指导方针将FPGA加速器性能提高了42- 29，030倍。与基准CPU性能相比，FPGA加速器性能从平均292.5倍减速提高到平均34.4倍加速。此外，我们表明，在尽最大努力的指导方针，包括显式的数据缓存，定制的流水线，处理元素复制，计算/通信重叠和暂存器重组的细化步骤，以及对应的多核CPU编程的最佳实践指南。虽然我们的尽力而为准则可能并不总是导致最佳解决方案，但它大大简化了FPGA编程工作，并将极大地支持软件编程社区广泛采用基于FPGA的加速。
2018-07-03 cs.AR cs.DC cs.PF
Enabling Automated FPGA Accelerator Optimization Using Graph Neural Networks
University of California - Los Angeles（加利福尼亚大学洛杉矶分校）
高级综合（HLS）使计算机架构师从用非常低级语言开发他们的设计中解放出来，并且不需要精确地指定数据应该如何在寄存器级传输。在HLS的帮助下，硬件设计人员只需描述设计的高级行为流程。尽管如此，开发一个高性能的架构仍然需要几周的时间，主要是因为在更高的级别上有许多设计选择，需要更多的时间来探索。从HLS工具获得关于每个设计候选者的质量的反馈也需要几分钟到几个小时。在本文中，我们提出了解决这个问题的建模HLS工具与图神经网络（GNN），被训练用于广泛的应用。实验结果表明，通过采用基于GNN的模型，我们能够在毫秒内以高精度估计设计质量，这可以帮助我们非常快速地搜索解决方案空间。
2021-11-22 cs.AR cs.LG
MING: An Automated CNN-to-Edge MLIR HLS framework
Technische Universität Dresden（德累斯顿工业大学）
MING框架通过基于MLIR的自动化设计流程，实现CNN内核在边缘设备上的高效低功耗部署，提升处理速度15至200倍。
2026-02-12 cs.AR
A2H-MAS: An Algorithm-to-HLS Multi-Agent System for Automated and Reliable FPGA Implementation
Xidian University, Xi'an, China（西安电子科技大学）
A2H-MAS通过多智能体系统实现算法到HLS的自动可靠FPGA实现，提升无线通信等领域的硬件开发效率。
2026-01-21 cs.AR cs.CL cs.PL
A Flexible HLS Hoeffding Tree Implementation for Runtime Learning on FPGA
Faculty of Engineering University of Porto（波尔图大学工程学院）；INESC-TEC（INESC-TEC 研究所）
在嵌入式系统中实现机器学习时，决策树通常因其简单性和可扩展性而受到青睐。Hoeffding树是一种决策树，它利用Hoeffding界来学习数据中的模式，而不必连续存储数据样本以供将来重新处理。这使得它们特别适合在嵌入式设备上部署。在这项工作中，我们突出的HLS实现的Hoeffding树的功能。实现参数包括样本的特征大小（D）、输出类的数量（K）和树允许增长的最大节点数量（Nd）。我们的目标是Xilinx MPSoC ZCU 102，并评估：设计的资源需求和时钟频率为不同数量的类和功能大小，不同的样本大小（N）的几个合成数据集上的执行时间，输出类的数量和执行时间和准确性的两个数据集从UCI。对于D3、K5和N40000的问题大小，在103 MHz下运行的单个决策树的推理速度比1.2 GHz ARM Cortex-A53内核快8.3倍。与Hoeffding树的参考实现相比，我们在UCI数据集上实现了相当的分类精度。
2021-12-03 cs.AR cs.LG
TAPA: A Scalable Task-Parallel Dataflow Programming Framework for Modern FPGAs with Co-Optimization of HLS and Physical Design
本文提出TAPA端到端框架，通过提供便捷API表达任务间通信、在HLS中引入粗粒度布图规划及HBM优化技术，将C++数据流程序编译为高频FPGA加速器，在43个设计中将平均频率提升102%且无吞吐量损失。
2022-09-06 cs.AR cs.DC cs.PF
Synthesizing Power and Area Efficient Image Processing Pipelines on FPGAs using Customized Bit-widths
近年来，高级综合（HLS）得到了极大的关注，提高了FPGA的可编程性。PolyMage是一种用于图像处理流水线的领域特定语言（DSL），它还具有HLS后端，用于将输入DSL转换为可以在FPGA上合成的等效电路，同时利用HLS套件。流水线的每一级的数据使用定点数据类型（alpha，beta）存储，其中alpha和beta表示整数位和小数位的数量。在对定点数据类型执行算术运算时，已知功率和面积节省比使用浮点显著。在本文中，我们首先提出了一个基于区间算术的范围分析（阿尔法分析）算法来估计所需的位数存储在每个阶段的图像处理流水线的数据的组成部分。该分析算法利用每个阶段像素信号的同质性对它们进行聚类，并进行组合范围分析。其次，我们提出了一个软件架构，可以轻松地部署任何类型的区间/仿射算法的范围分析的DSL编译器。第三，我们提出了一种新的范围分析技术，使用可满足性模理论（SMT）求解器，并表明，通过它获得的范围估计是非常接近的下限通过配置文件驱动的analysis.We评估我们的位宽分析算法上列出的四个图像处理基准的复杂性增加的顺序：锐化掩模，上下采样，哈里斯角检测和霍恩-Schunck光流。例如，在光流上，基于区间分析的方法显示出面积和功率度量分别比浮点表示提高了1.4倍和1.14倍;而基于SMT求解器的方法显示出面积和功率度量与区间分析相比提高了2.49倍和1.58倍。
2018-12-18 cs.AR
AutoDSE: Enabling Software Programmers to Design Efficient FPGA Accelerators
采用FPGA作为数据中心的加速器正在成为定制计算的主流，但FPGA难以编程的事实给软件程序员带来了陡峭的学习曲线。即使在高级综合（HLS）的帮助下，加速器设计人员仍然必须手动执行代码重构和繁琐的参数调整，以实现最佳性能。虽然许多学习模型已经被现有的工作利用来自动化高效加速器的设计，但现代HLS工具的不可预测性成为他们保持高准确性的主要障碍。为了解决这个问题，我们提出了一个自动化的DSE框架AutoDSE-利用一个检查引导的坐标优化系统地找到一个更好的设计点。AutoDSE在每个步骤中检测设计的瓶颈，并专注于高影响参数来克服它。实验结果表明，AutoDSE能够识别设计点，在Machsuite和Rodinia基准测试中，在几何平均值上，在一个CPU核心上实现19.9倍的加速比。与Xilinx Vitis库中手动优化的HLS视觉内核相比，AutoDSE可以将其优化杂注减少26.38倍，同时实现类似的性能。由于每个设计平均不到一个优化pragma，我们正在通过使软件程序员能够设计高效的FPGA加速器来实现可定制计算的民主化。
2021-08-31 cs.AR cs.PL
High Level Synthesis Implementation of a Three-dimensional Systolic Array Architecture for Matrix Multiplications on Intel Stratix 10 FPGAs
在本文中，我们考虑HLS实现的三维脉动阵列架构的矩阵乘法，目标的英特尔Stratix 10 FPGA的特定特性，以产生的设计，实现高浮点吞吐量使用大多数的DSP在高频率的方式，避免拥塞的路由结构。所研究的三维脉动阵列架构能够产生硬件设计，使用99%的可用DSP的最大频率，让我们实现3 TFLOPS以上的性能。
2021-10-17 cs.AR
On the RTL Implementation of FINN Matrix Vector Compute Unit
基于FPGA的加速器在深度神经网络中越来越受欢迎，因为它能够随着低架构或自定义数据类型的专业化程度的提高而扩展性能。为了减少软件工程师和数据科学家采用FPGA的障碍，引入了基于C++和OpenCL的设计条目和高级综合（HLS）。与基于寄存器传输级（RTL）的设计相比，它们提供了更高的抽象。在评估多维张量、卷积层或并行性时，HLS在代码探索方面提供了更快的开发时间、更好的可维护性和更大的灵活性。因此，HLS已被DNN加速器生成框架（如FINN和hls4ml）采用。在本文中，我们提出了一种替代后端RTL库的FINN。我们调查和评估，在一个频谱的设计尺寸，基于RTL的实现与原来的HLS的变体。我们表明，对于较小的设计参数，RTL产生显着更小的电路。然而，对于较大的电路，基于RTL的设计的查找表（LUT）计数略高，高达约$15\%$。另一方面，HLS始终需要更多的触发器（FF）（数量级增加）和块RAM（BRAM）（更多$2\times$）。这也会影响关键路线延迟，RTL会产生更快的电路，最高可达$80\%$。此外，RTL还受益于至少减少合成时间的$10\times$。最后，使用一个用于网络入侵检测的多层感知器（MLP）网络的实际用例对结果进行了实际验证。总的来说，由于HLS框架代码生成硬件设计，与综合时间减少和资源优势相比，设计入口的便利性的好处不那么重要，这可能使RTL抽象成为一种有吸引…
2022-04-11 cs.AR
DP-HLS: A High-Level Synthesis Framework for Accelerating Dynamic Programming Algorithms in Bioinformatics
本文提出DP-HLS框架，基于高层次综合简化生物信息学中动态规划算法的硬件开发，将开发时间从数月缩短至数天，实现15个内核，吞吐量较GPU/CPU提升1.3-32倍，性能差距在7.7%-16.8%以内。
2024-11-05 cs.AR cs.DC
Revisiting FPGA Acceleration of Molecular Dynamics Simulation with Dynamic Data Flow Behavior in High-Level Synthesis
分子动力学（MD）模拟是过去十年中生物科学家和研究人员探索人类健康和疾病的最重要工具之一。然而，由于MD算法的计算复杂性，在传统的多核处理器上模拟相对简单的生物实体需要数周甚至数月。分子动力学模拟中的关键路径是模拟环境中粒子间的力的计算，具有丰富的并行性。在众多的加速平台中，FPGA以其低功耗、高能效的特点成为一个极具吸引力的选择。然而，由于其使用RTL的编程成本高，还没有主流的MD软件包采用FPGA进行加速。在本文中，我们重新审视的高层次综合（HLS）的MD的FPGA加速，以提供负担得起的编程成本。我们的MD加速经验表明，HLS优化，如循环流水线，模块复制和内存分区是必不可少的，以提高性能，实现了9.5倍的加速比相比，12核CPU。更重要的是，我们观察到，即使是完全优化的HLS设计仍然可能比参考RTL架构慢2倍，这是由于当前HLS工具尚未支持的常见动态（条件）数据流行为。为了支持这种行为，我们通过一个通用的RTL模板进一步定制了一系列处理元素以及一个数据驱动的流网络，并完全自动化了设计流程。我们的最终实验结果表明，与12核英特尔至强服务器相比，在Convey HC1ex FPGA上广泛使用的ApoA1 MD基准测试的性能加速为19.4倍，能效为39倍。
2016-11-11 cs.AR physics.atom-ph physics.comp-ph
Timing Driven C-Slow Retiming on RTL for MultiCores on FPGAs
本文讨论了RTL上的C慢重定时（CSR）。CSR通过在每条路径中添加相同数量的寄存器来增加内核的功能，该技术非常适合使用已有寄存器的FPGA。以前的出版物仅限于在网表级别上添加寄存器，这会产生大量的系统验证问题，并且被认为是在现代多核时代使用该技术的主要缺点。本文展示了如何CSR可以有效地做定时驱动的自动RTL修改。本文提供的方法可作为指导使用CSR在高级综合（HLS）。本文展示了在FPGA上实现的RTL上的CSR-ed复杂RISC核的结果。
2018-07-14 cs.AR
The Memory Controller Wall: Benchmarking the Intel FPGA SDK for OpenCL Memory Interface
凭借其高能效和高级综合（HLS）的最新进展，FPGA正在迅速进入HPC和云系统。到目前为止，已经做了大量的工作，对不同的应用程序在FPGA上使用HLS的循环和面积优化。然而，在文献中缺少对FPGA的存储器控制器的行为和效率的全面分析，当考虑到现代FPGA与其GPU对应物相比有限的内存带宽时，这变得更加关键。在这项工作中，我们将分析英特尔FPGA SDK为OpenCL生成的内存接口，这些接口具有不同的输入/输出阵列配置、向量大小、交错、内核编程模型、片上通道、工作频率、填充和多种类型的重叠阻塞。我们的研究结果指出了英特尔FPGA的内存控制器中的多个缺点，特别是在内存访问对齐方面，这可能会阻碍程序员在设计中最大限度地提高内存性能的能力。对于其中的某些情况，我们将提供解决方案来提高内存带宽效率;但是，一般解决方案需要对内存控制器本身进行重大更改。
2020-02-14 cs.AR cs.DC
MAFIA: Machine Learning Acceleration on FPGAs for IoT Applications
University of British Columbia（不列颠哥伦比亚大学）；Microsoft Research（微软研究院）；University of California, Berkeley（加州大学伯克利分校）
ML最近的突破产生了新的模型类别，允许ML推理直接在毫瓦供电的物联网设备上运行。一方面，现有的ML到FPGA编译器是为大型FPGA上的深度神经网络而设计的。另一方面，通用HLS工具无法利用ML推理的特定属性，从而导致次优性能。我们提出了MAFIA，这是一种在小型FPGA上编译ML推理的工具，用于物联网应用。MAFIA为线性代数运算提供原生支持，并可以表达各种ML算法，包括最先进的模型。我们表明，MAFIA生成的程序优于最佳性能的商业HLS编译器的变种平均2.5倍。
2021-07-08 cs.AR cs.DC cs.LG
GNNHLS: Evaluating Graph Neural Network Inference via High-Level Synthesis
提出开源框架GNNHLS，利用HLS在FPGA上评估GNN推理加速，并通过4个图数据集验证其相对CPU和GPU的显著速度与能效提升。
2023-09-27 cs.AR cs.LG cs.PF
Chimera: A Hybrid Machine Learning Driven Multi-Objective Design Space Exploration Tool for FPGA High-Level Synthesis
University of Illinois at Urbana-Champaign（伊利诺伊大学厄巴纳-香槟分校）
近年来，基于现场可编程门阵列（FPGA）的硬件加速器由于其非凡的灵活性而被广泛采用。然而，高灵活性带来了设计和优化的困难。传统上，这些加速器是用低级硬件描述语言设计的，这意味着创建具有复杂行为的大型设计非常困难。因此，高级综合（HLS）工具被创建来简化FPGA的硬件设计。它们使用户能够使用高级语言创建硬件设计，并提供各种优化指令，以帮助提高合成硬件的性能。然而，应用这些优化来实现高性能是耗时的，并且通常需要专业知识。为了解决这个困难，我们提出了一个自动化的设计空间探索工具，用于应用HLS优化指令，称为嵌合体，这大大减少了创建高性能HLS设计所需的人力和专业知识。它采用了一种新的多目标探索方法，无缝集成了主动学习，进化算法和汤普森采样，使它能够找到一组优化设计的帕累托曲线，只有少量的设计点在探索过程中评估。在实验中，在不到24小时的时间里，这种混合方法探索了与Rosetta基准测试套件中专家HLS用户创建的高度优化的手动调整设计相比具有相同或更高性能的设计点。除了发现极端点之外，它还探索了帕累托边界，其中肘部点可以潜在地节省高达26%的触发器资源，而延迟可以忽略不计。
2022-07-03 cs.AR cs.LG cs.NE
HIDA: A Hierarchical Dataflow Compiler for High-Level Synthesis
针对现有HLS工具依赖人工探索数据流设计空间导致设计次优的问题，提出分层HLS框架HIDA，通过分层数据流表示与自动分层优化，在FPGA上实现了优于现有HLS工具和RTL神经网络加速器的吞吐量。
2023-11-02 cs.AR cs.PL
P4-compatible High-level Synthesis of Low Latency 100 Gb/s Streaming Packet Parsers in FPGAs
分组解析是SDN感知设备中的关键步骤。SDN网络中的数据包解析器需要同时具备可重构性和快速性，以支持不断发展的网络协议和不断增长的多千兆位数据率。数据包处理语言与FPGA的结合似乎是这些要求的完美匹配。在这项工作中，我们开发了一个开源的基于FPGA的可配置架构，用于SDN网络中使用的任意数据包解析。我们直接从数据包处理程序生成低延迟和高速流数据包解析器。我们的体系结构是流水线和完全使用模板C++类建模。流水线布局是从一个解析器图中导出的，该解析器图对应于一系列图形变换轮之后的P4代码。RTL代码使用Xilinx Vivado HLS从C++描述生成，并使用Xilinx Vivado合成。我们的架构在Xilinx Virtex-7 FPGA中实现了100 Gb/s的数据率，同时与最先进的技术相比，延迟降低了45%，LUT使用率降低了40%。
2017-11-17 cs.AR
Can Agents Design Better Chips with a Higher Level Abstraction?
UCLA（加州大学洛杉矶分校）
本研究提出AHRR流程，结合基于智能体的HLS设计与RTL优化，在11个任务基准上相比直接RTL设计实现2.6倍几何平均加速，验证了高层次抽象对智能体芯片设计的有效性。
2026-09-21 cs.AI cs.AR
Blink: Fast Automated Design of Run-Time Power Monitors on FPGA-Based Computing Platforms
本文提出可扩展框架Blink，通过用行为仿真和直接功耗轨迹测量替代耗时的门级仿真，实现了基于FPGA计算平台的运行时功耗监控基础设施的快速自动化设计，在保证估计质量的同时将求解时间平均加速18倍。
2025-01-29 cs.AR
Automated Space/Time Scaling of Streaming Task Graph
在本文中，我们描述了一个高层次的合成（HLS）工具，自动允许面积/吞吐量权衡实施流任务图（STG）。我们的工具的目标是大规模并行处理器阵列（MPPA）架构，非常类似于Ambric MPPA芯片架构，这是一个FPGA覆盖实现。与Ambric工具类似，我们的HLS工具接受STG作为输入，该输入以Java的子集和Kahn处理网络（KPN）风格的结构化语言编写。与Ambric工具不同，我们的HLS工具分析每个Java“节点”内部的并行性，并评估几种可能实现的吞吐量和面积。然后，它分析整个图中的瓶颈或过剩计算容量，为每个节点选择一种实现方式，甚至考虑复制或拆分节点，同时最小化面积（对于固定吞吐量目标）或最大化吞吐量（对于固定面积目标）。除了传统的节点选择和复制方法在以前的工作中使用，我们已经独特地实现了节点组合和分裂，以找到一个更好的面积/吞吐量的权衡。我们提出了两种优化方法，一个正式的ILP制定和启发式解决方案。结果表明，该启发式算法具有更高的灵活性，能够找到ILP算法无法找到的设计点，从而获得更好的结果。
2016-06-12 cs.AR
FIFOAdvisor: A DSE Framework for Automated FIFO Sizing of High-Level Synthesis Designs
Georgia Institute of Technology（佐治亚理工学院）；Georgia Tech Research Institute（佐治亚理工学院研究院）；University of California, Los Angeles（加利福尼亚大学洛杉矶分校）
FIFOAdvisor利用周期精确仿真和双目标黑盒优化，自动确定HLS设计中FIFO大小，在最小延迟开销下降低内存使用，并加速设计空间探索。
2025-10-23 cs.AR
Dataflow Optimized Reconfigurable Acceleration for FEM-based CFD Simulations
本文提出了一种基于AMD Alveo U200 FPGA和HLS的数据流优化可重构加速器，用于加速FEM求解Navier-Stokes方程的CFD仿真，相比Vitis-HLS实现性能提升7.9倍，延迟降低45%，功耗降低3.64倍。
2025-04-07 cs.AR physics.flu-dyn
Design and Optimization of Residual Neural Network Accelerators for Low-Power FPGAs Using High-Level Synthesis
提出面向低功耗 FPGA 的 HLS ResNet 加速器设计流程，通过减少残差缓冲及量化等优化，在 CIFAR-10 上实现更高准确率、吞吐量与能效。
2023-11-02 cs.AR eess.SP
NeuroRing: Scaling Spiking Neural Networks via Multi-FPGA Bidirectional Ring Topologies and Stream-Dataflow Architectures
KTH Royal Institute of Technology（皇家理工学院）
提出NeuroRing，一种基于流数据流架构和双向环拓扑的模块化可扩展SNN加速器，在FPGA上实现，支持单/多FPGA部署，与NEST模拟器集成，在大脑皮层微回路基准和数独约束满足任务上实现快于实时的执行（RTF=0.83）并具有良好的扩展性和能效。
2026-05-26 cs.AR cs.DC cs.NE
ELiTeFormer: An Efficient Transformer for FPGAs
Oregon State University（俄勒冈州立大学）；Pacific Northwest National Laboratory（太平洋西北国家实验室）
研究针对Transformer在FPGA部署的挑战，提出ELiTeFormer架构，统一混合线性注意力与超低精度线性投影，通过新微架构减少资源利用，实现模型和缓存压缩，模拟部署显示有加速效果。
2026-07-07 cs.AI cs.AR
Scalable FPGA Framework for Real-Time Denoising in High-Throughput Imaging: A DRAM-Optimized Pipeline using High-Level Synthesis
Department of Computer Science and Engineering, Michigan State University（计算机科学与工程系，密歇根州立大学）
本文提出了一种基于FPGA的可扩展实时去噪框架，利用高阶综合和DRAM优化，实现低延迟的图像处理，适用于高吞吐成像应用。
2025-11-25 cs.AR cs.CV cs.DC
AutoAccel: Automated Accelerator Generation and Optimization with Composable, Parallel and Pipeline Architecture
CPU-FPGA异构架构正吸引着越来越多的关注，试图提高当今计算机的计算能力和能源效率。这些架构为程序员提供了重新编程FPGA的能力，以灵活地加速许多工作负载。然而，这种优势往往被FPGA的可编程性差所掩盖，FPGA的编程通常是RTL设计实践。虽然高级综合（HLS）的最新进展显着提高了FPGA的可编程性，它仍然让程序员面临的挑战，确定最佳的设计配置在一个巨大的设计空间。本文旨在应对这一挑战，并为从软件程序到高质量FPGA加速器铺平道路。具体来说，我们首先提出了组合，并行和流水线（CPP）的微架构作为加速器设计的模板。这样一个定义良好的模板是能够支持高效的加速器设计的广泛类的计算内核，更重要的是，大大减少了设计空间。此外，我们引入了一个分析模型，以捕捉性能和资源之间的权衡不同的设计配置的CPP微架构，这奠定了基础，快速设计空间探索。在CPP微架构及其分析模型的基础上，我们开发了AutoAccel框架，使整个加速器生成自动化。AutoAccel接受软件程序作为输入，并根据基于分析模型的设计空间探索的结果执行一系列代码转换，以构建所需的CPP微体系结构。我们的实验表明，对于广泛的一类计算内核，Autocom生成的加速器的平均性能超过其相应的软件实现72倍。
2018-07-30 cs.AR cs.DC
