智能体能否利用更高层次的抽象设计出更好的芯片？
Can Agents Design Better Chips with a Higher Level Abstraction?
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中文总结 AI 辅助
本研究提出AHRR流程，结合基于智能体的HLS设计与RTL优化，在11个任务基准上相比直接RTL设计实现2.6倍几何平均加速，验证了高层次抽象对智能体芯片设计的有效性。
中文摘要 AI 辅助
大型语言模型（LLM）智能体正越来越多地被探索用于芯片设计，但大多数现有方法直接在寄存器传输级（RTL）上操作。我们探讨智能体能否通过利用更高层次的抽象来设计出更好的芯片。我们比较了直接RTL设计、基于智能体的高层次综合（HLS）设计、编译后HLS优化以及HLS后RTL优化，并将基于智能体的HLS设计与HLS后RTL优化相结合，形成基于智能体的HLS与RTL优化（AHRR）。我们使用FPGA作为实用且易于部署的端到端评估平台，但指出我们所研究的设计流程权衡在很大程度上与目标技术无关。在包含11个多样化任务的基准测试套件中，AHRR相较于直接RTL设计实现了2.6倍的几何平均加速。案例研究表明，HLS将设计知识提炼为智能体可以利用的抽象，而RTL优化则恢复了较低层次的优化机会。综合来看，这些结果使AHRR成为智能体芯片设计的一种有前景的工作流程。代码和评估工件可在该https URL获取。
英文摘要
Large Language Model (LLM) agents are increasingly being explored for chip design, but most existing approaches operate directly at RTL. We ask whether agents can design better chips by leveraging higher-level abstractions. We compare Direct RTL Design, Agent-based HLS Design, Post-Compiler HLS Refinement, and Post-HLS RTL Refinement, and combine Agent-based HLS Design with Post-HLS RTL Refinement as Agent-based HLS with RTL Refinement (AHRR). We use FPGAs as a practical, easy-to-deploy platform for end-to-end evaluation, but note that the design-flow tradeoffs we study are largely independent of the target technology. Across a diverse 11-tasks benchmark suite, AHRR achieves a 2.6$\times$ geometric-mean speedup over Direct RTL Design across our benchmark suite. Case studies show that HLS distills design knowledge into abstractions that agents can leverage, while RTL refinement recovers lower-level optimization opportunities. Together, these results make AHRR a promising workflow for agentic chip design. The code and evaluation artifacts are available at https://github.com/ZijD/AHRR.
发表机构
- UCLA（加州大学洛杉矶分校）
机构由 AI 辅助整理，请以论文原文为准。
