FADiff: Fusion-Aware Differentiable Optimization for DNN Scheduling on Tensor Accelerators
Beijing University of Posts and Telecommunications（北京邮电大学）；Fudan University（复旦大学）；The Chinese University of Hong Kong（香港中文大学）
FADiff通过融合感知的可微优化框架，实现了对DNN调度的高效优化，提升张量加速器上的推理性能。
2026-10-27 cs.AR
Terastal: Layer-Variant-based Scheduling for Real-Time Multi-DNN Workloads on Heterogeneous Accelerators
nd IEEE International Conference on Embedded and Real-Time Computing Systems and Applications（第32届IEEE嵌入式与实时计算系统与应用国际会议）
针对异构DNN加速器上多DNN执行中因层延迟差异导致的调度灵活性不足和截止时间错过率增加问题，提出层变体概念和Terastal框架，通过离线虚拟预算分配和层变体设计结合在线调度，优化加速器映射和变体选择，实验表明截止时间错过率降低30%以上且精度损失仅2.24%。
2026-06-05 cs.AR cs.DC cs.LG
CoSA: Scheduling by Constrained Optimization for Spatial Accelerators
UC Berkeley（加州大学伯克利分校）；Facebook（脸书）
深度神经网络（DNN）的最新进展已经导致了专用DNN加速器的积极发展，其中许多加速器具有大量空间布局的处理元件，以及多级存储层次结构和灵活的互连。虽然DNN加速器可以利用数据重用并实现高峰值吞吐量，但它们也向程序员暴露了大量的运行时参数，这些程序员需要显式地管理如何在空间和时间上调度计算。事实上，不同的调度选择可能导致性能和效率的广泛变化，从而激发了对快速高效的搜索策略的需求，以导航广阔的调度空间。为了应对这一挑战，我们提出了CoSA，这是一种基于约束优化的方法，用于调度DNN加速器。相对于现有的方法，要么依赖于设计师的设计或迭代法导航的搜索空间，CoSA表示调度决策作为一个约束优化问题，可以确定性地解决使用数学优化技术。具体而言，CoSA利用DNN操作符和硬件中的可扩展性，将DNN调度空间公式化为具有算法和架构约束的混合整数规划（MIP）问题，可以解决该问题以一次性自动生成高效调度。我们证明，在广泛的DNN网络中，CoSA生成的调度显着优于最先进的方法，几何平均值高达2.5倍，同时将求解时间缩短了90倍。
2021-05-05 cs.AR cs.LG
VitaLLM: A Versatile, Ultra-Compact Ternary LLM Accelerator with Dependency-Aware Scheduling
Institute of Electronics, National Yang Ming Chiao Tung University（国立阳明交通大学电子研究所）
本文提出VitaLLM，一种针对三进制大语言模型推理的高效加速器，通过双核计算策略和依赖感知调度框架，实现高吞吐量和低功耗。
2026-04-30 cs.AR
Deep Reinforcement Learning based Online Scheduling Policy for Deep Neural Network Multi-Tenant Multi-Accelerator Systems
University of Catania（卡塔尼亚大学）
针对云环境下多租户DNN调度的SLA满足与硬件利用问题，提出考虑加速器异构性和带宽争用的低开销深度强化学习调度算法RELMAS，相比现有技术SLA满足率最高提升173%，能量开销低于1.5%。
2024-04-13 cs.AR cs.DC cs.LG
Dijkstra-Through-Time: Ahead of time hardware scheduling method for deterministic workloads
以前大多数关于机器学习硬件加速器的数据流优化的工作都试图找到算法重构，例如循环重新排序和循环平铺。然而，它们提供的分析和信息仍然处于非常高的水平，必须进一步将它们映射到硬件可以理解的指令上。本文提出了一种面向确定性工作负载的计算和存储映射算法--“Dijkstra-Through-Time”（DTT）。它提供了一个简单的实现，并支持具有复杂NoC配置的加速器，代价是漫长的编译过程。这篇初始论文说明了合并调度和数据缓存一致性机制以获得更优化的数据流的概念实现的证明。
2021-12-20 cs.AR
Towards Fair and Firm Real-Time Scheduling in DNN Multi-Tenant Multi-Accelerator Systems via Reinforcement Learning
University of Catania（卡塔尼亚大学）
针对多租户多加速器云环境中差异化 QoS 需求，提出基于深度强化学习的 DNN 在线实时调度算法，以截止时间命中率为 SLI，保障租户级和模型级服务质量。
2024-02-09 cs.AR cs.DC cs.LG
Pre-RTL DNN Hardware Evaluator With Fused Layer Support
National Yang Ming Chiao Tung University（国立阳明交通大学）；Taiwan Semiconductor Research Institute, NARLabs（国家实验研究院台湾半导体研究中心）
随着深度神经网络（DNN）的普及，需要硬件加速器来实现实时的执行。然而，冗长的设计过程和快速发展的DNN模型使得硬件评估难以满足上市时间的需求。本文提出了一种预RTL DNN硬件评估器，支持传统的逐层处理以及低外部带宽要求的融合层处理。该评估器支持两种最先进的加速器架构，并找到最佳的硬件和层融合组。实验结果表明，层融合方案可以实现55.6%的内存带宽减少，36.7%的延迟改善和49.2%的能量减少相比，逐层操作。
2022-05-02 cs.AR cs.LG
IMMSched: Interruptible Multi-DNN Scheduling via Parallel Multi-Particle Optimizing Subgraph Isomorphism
Xi’an Jiaotong University（西安交通大学）
本文提出IMMSched，通过并行多粒子优化与Ullmann算法解决多DNN调度中的NP难子图同构问题，显著降低调度延迟和能耗，实现实时处理不可预测的DNN任务。
2026-03-23 cs.AR
DeFiNES: Enabling Fast Exploration of the Depth-first Scheduling Space for DNN Accelerators through Analytical Modeling
本文提出统一解析建模框架 DeFiNES，通过覆盖各存储层级、权重与激活及计算和复制阶段，快速准确探索 DNN 逐层与深度优先调度空间，并在 DepFiN 上验证，最高获得 10 倍更优方案。
2024-06-14 cs.AR cs.DC
Inter-Layer Scheduling Space Exploration for Multi-model Inference on Heterogeneous Chiplets
University of California, Irvine（加州大学欧文分校）
针对多模型工作负载的高计算需求，提出基于异构芯粒MCM的加速器及先进调度框架，实验验证其在4芯粒系统上可显著提升吞吐量与能效。
2023-12-14 cs.AI cs.AR cs.DC
HTS: A Hardware Task Scheduler for Heterogeneous Systems
随着摩尔缩放时代的结束，应用特定的硬件加速器出现作为一个有吸引力的方式来提高我们的计算系统的性能和功率效率。具有大量硬件加速器以及多个通用CPU的大规模异构系统是一个有前途的方向，但在加速器上的任务的运行时调度和加速器的设计粒度方面提出了一些挑战。本文通过开发一个示例异构系统来解决这些挑战，该系统使多个应用程序能够共享可用的加速器。我们建议在较低的抽象设计加速器，使应用程序被分解成可以映射到几个加速器的任务。我们观察到，几个现实生活中的工作负载可以被分解为在许多工作负载之间共享的常见原语。最后，我们提出并设计了一个硬件任务调度器的启发，在乱序超标量处理器的硬件加速器，以有效地利用系统中的加速器，调度任务的乱序，甚至投机。我们评估所提出的系统在现实生活中和综合基准的基础上数字信号处理~（DSP）的应用。与在具有顺序调度的系统上执行基准测试相比，所提出的调度器在性能上实现了高达12倍的改进。
2019-06-29 cs.AR cs.OS
SCAR: Scheduling Multi-Model AI Workloads on Heterogeneous Multi-Chiplet Module Accelerators
Univ. of California, Irvine（加利福尼亚大学欧文分校）
针对同构MCM AI加速器适配异构多模型工作负载能力不足的问题，提出集成芯粒间流水线的启发式调度器SCAR，在数据中心多租户和AR/VR场景下均显著降低能效延迟积。
2024-09-14 cs.AI cs.AR cs.DC
METRO: A Software-Hardware Co-Design of Interconnections for Spatial DNN Accelerators
针对分片式空间DNN加速器中传统片上网络的低效问题，提出软硬件协同设计METRO，通过解耦流量调度与硬件结构并转移至软件层，结合软件调度框架与硬件设施，实现平均56.3%的通信加速及最高73.6%的处理时间减少。
2025-02-18 cs.AR
Combined Scheduling, Memory Allocation and Tensor Replacement for Minimizing Off-Chip Data Accesses of DNN Accelerators
Princeton University（普林斯顿大学）
本文提出COSMA框架，通过联合优化算子调度、内存分配和张量替换，以ILP求解最小化DNN加速器片外数据访问，并设计分治启发式扩展至神经架构搜索生成的复杂DNN，平均减少84%-85%的数据访问。
2023-11-30 cs.AR cs.LG
DTX: A Throughput-First Training Accelerator for Diffusion and Transformer Models
DTX是面向扩散与Transformer模型的吞吐量优先训练加速器，通过消除循环携带依赖、采用脉动阵列等设计实现高吞吐量，在多项测试中表现优异，流片后性能优于基线方案。
2026-08-19 cs.AR
Fine-Grained Fusion: The Missing Piece in Area-Efficient State Space Model Acceleration
MICAS, KU Leuven（鲁汶大学 MICAS 实验室）
本文通过细粒度操作融合和设计空间探索，提出改进状态空间模型加速的方法，实现高达4.8倍的速度提升，并在不牺牲性能的情况下减少芯片内存需求，展示融合-aware硬件架构在性能和面积上的优势。
2025-04-24 cs.AR
Low-Cost FlashAttention with Fused Exponential and Multiplication Hardware Operators
Integrated Circuits Lab（集成电路实验室）；Electrical and Computer Engineering（电子与计算机工程）；Democritus University of Thrace（德米特里乌斯大学）
本文提出融合指数与向量乘法计算的ExpMul硬件算子，优化基于浮点的FlashAttention内核，在28nm ASIC下相比现有架构面积平均减少28.8%、功耗降低17.6%。
2025-05-30 cs.AR cs.LG
SupraSNN: Exploiting Synapse-Level Parallelism in Spiking Neural Network Accelerators through Co-Optimized Mapping and Scheduling
University of Tehran（德黑兰大学）
受超标量架构启发，提出硬件-软件协同设计框架SupraSNN，通过物理解耦突触和神经元计算实现突触级并行，结合分区与启发式调度优化映射，在FPGA上实现低延迟和高能效。
2026-06-12 cs.AR cs.DC cs.NE
A Data-Driven Approach to Dataflow-Aware Online Scheduling for Graph Neural Network Inference
Universitat Politècnica de Catalunya（加泰罗尼亚理工大学）；University of Catania（卡塔尼亚大学）
针对不同数据流和图属性导致GNN加速器性能差异未被充分探索的问题，提出数据驱动框架预测延迟并引入在线调度算法，实现最优数据流选择，显著提升推理效率。
2024-11-25 cs.AR cs.LG
NNReArch: A Tensor Program Scheduling Framework Against Neural Network Architecture Reverse Engineering
架构逆向工程已经成为针对深度神经网络（DNN）实现的新兴攻击。几个先前的工作已经利用侧信道泄漏来恢复模型架构，同时目标在硬件加速平台上执行。在这项工作中，我们针对开源深度学习加速器Versatile Tensor Accelerator（VTA），并利用电磁（EM）侧通道泄漏来全面了解DNN架构配置与EM辐射之间的关联。我们还考虑了整体系统-包括Xilinx FPGA上的VTA加速器的低级张量程序代码，并探索这种低级配置对EM泄漏的影响。我们的研究表明，张量程序的优化和配置都会影响电磁侧沟道泄漏。获得知识之间的关联的低级别张量程序和EM emanations，我们提出了NNReArch，一个轻量级的张量程序调度框架对侧通道为基础的DNN模型架构逆向工程。具体来说，NNReArch的目标是通过调度DNN模型的张量程序执行来重塑不同DNN运算符的EM轨迹，从而混淆对手。NNReArch是一个全面的保护框架，支持两种模式，一种是平衡模式，在DNN模型机密性和执行性能之间取得平衡，另一种是安全模式，选择最安全的设置。我们实现和评估所提出的框架上的开源VTA与国家的最先进的DNN架构。实验结果表明，NNReArch能够以较小的性能开销有效地提高模型体系结构的安全性。此外，所提出的混淆技术使得DNN架构的逆向工程明显更难。
2022-03-22 cs.AR cs.CR
A Heterogeneous Neural Network Accelerator for End-to-End Multitask RF Signal Recognition
Sorbonne University, CNRS, LIP6（索邦大学，法国国家科学研究中心，LIP6）
本文提出用于多任务射频信号识别的异构神经网络加速器，结合紧凑注意力增强CNN与LSDec，通过新型硬件架构及调度优化资源。在三个数据集上有高准确率，端到端推理延迟低，对嵌入式和边缘设备的多任务频谱智能应用有效。
2026-07-28 cs.AR
CIM-Tuner: Balancing the Compute and Storage Capacity of SRAM-CIM Accelerator via Hardware-mapping Co-exploration
School of Integrated Circuits, Southeast University（东南大学集成电路学院）；National Center of Technology Innovation for EDA（EDA国家技术创新中心）；Department of Electronic Engineering, Tsinghua University（清华大学电子工程系）
CIM-Tuner通过硬件映射共探索技术，在面积约束下实现SRAM-CIM加速器计算与存储容量的平衡，提升能效和吞吐量。
2026-01-26 cs.AR
Isolation-aware Scheduling Framework for DNN-based End-to-End Autonomous Driving System on Tile-based Accelerators
School of Computer Science, Peking University（北京大学计算机学院）；School of Integrated Circuits, Peking University（北京大学集成电路学院）；Beijing Advanced Innovation Center for Integrated Circuits（北京集成电路前沿创新中心）；Shanghai Jiao Tong University（上海交通大学）
提出ADS-Tile框架，通过可配置隔离与弹性预留结合，在瓦片加速器上优化DNN共置调度，降低重分配开销，满足严格延迟约束。
2026-06-09 cs.AR cs.DC
An FPGA-Based Accelerator Enabling Efficient Support for CNNs with Arbitrary Kernel Sizes
School of Electronic Science and Engineering, Nanjing University（南京大学电子科学与工程学院）；School of Integrated Circuits, Sun Yat-sen University（中山大学集成电路学院）
本文提出一种基于FPGA的CNN推理加速器，通过Z-flow数据流、核分割及垂直/水平融合方法高效支持任意卷积核大小，并在Intel Arria 10 FPGA上实现最高3.91倍DSP效率提升，首次在硬件上部署RepLKNet-31和PyConvResNet-50。
2024-02-22 cs.AR cs.LG
Tackling Variabilities in Autonomous Driving
Institute of Computing Technology, Chinese Academy of Sciences（中国科学院计算技术研究所）；University of Chinese Academy of Sciences（中国科学院大学）；University of Texas at Dallas（德克萨斯大学达拉斯分校）；National University of Singapore（新加坡国立大学）；Tsinghua University（清华大学）
最先进的驾驶自动化系统需要极端的计算资源来满足严格的精度和延迟要求。虽然新兴的驾驶自动化计算平台基于ASIC以提供更好的性能和功率保证，但构建这种基于加速器的驾驶自动化计算平台仍然存在挑战。首先，暴露于驾驶自动化系统的工作负载组合和性能要求存在显著的可变性。其次，随着更多的摄像头/传感器集成在未来的全自动驾驶车辆中，需要异构的多加速器架构基板，这需要对新形式的并行性进行设计空间探索。在这项工作中，我们的目标是广泛地探讨上述系统设计的挑战，这些挑战促使我们提出一个全面的框架，协同处理异构硬件加速器的设计原则，系统设计标准和任务调度机制。具体来说，我们提出了一种新型的异构多核AI加速器（HMAI），为可变性的驾驶自动化任务提供硬件基础。我们还定义了系统的设计标准，以更好地利用硬件资源，实现增加的吞吐量，同时满足性能和能源的限制。最后，提出了一种基于深度强化学习（RL）的任务调度机制FlexAI，解决了任务映射问题。实验结果表明，FlexAI调度算法基本上可以保证每条行驶路线上100%的任务在规定的时间内被HMAI处理，从而保证安全性，与传统的启发式算法和基于引导随机搜索的算法相比，FlexAI还可以最大限度地减少中断距离，最高可达96%。
2021-04-21 cs.AR cs.LG
Scheduling Techniques of AI Models on Modern Heterogeneous Edge GPU -- A Critical Review
Department of Computer and Information Engineering, Khalifa University（计算机与信息工程系，哈利法大学）
本文综述了NVIDIA Jetson设备上用于深度神经网络（DNN）的调度器，分析了它们的方法、性能和有效性，并指出了未来研究方向。
2026-07-14 cs.AR cs.DC
Data-aware Dynamic Execution of Irregular Workloads on Heterogeneous Systems
针对异构系统调度依赖手动划分的问题，提出DyPe调度框架，通过动态分析数据特征和算子间并行性自动优化执行，在GPU-FPGA系统上相比静态调度和仅GPU方案显著提升性能与能效。
2025-02-10 cs.AR cs.DC
CIM-MLC: A Multi-level Compilation Stack for Computing-In-Memory Accelerators
Institute of Computing Technology, CAS（中国科学院计算技术研究所）；University of Chinese Academy of Sciences（中国科学院大学）；Capital Normal University（首都师范大学）；State Key Lab of Processors, Institute of Computing Technology, Chinese Academy of Sciences（中国科学院计算技术研究所处理器国家重点实验室）
本文提出 CIM-MLC 多级编译框架，通过通用硬件抽象支持多样化 CIM 加速器，并跨架构层次联合优化映射、调度与指令生成。
2024-05-08 cs.AR cs.CL
DFIT: A Framework for Building Instrumentation Tools Across Heterogeneous Dataflow Accelerators
The University of Toledo（托莱多大学）
DFIT是专为数据流架构设计的检测框架，可在不修改工具逻辑的情况下实现异构数据流加速器的跨平台检测，在Cerebras等三类硬件上开销为3.53%-13.62%，为AI加速器性能分析工具奠定基础。
2026-10-14 cs.AR
An Efficient FPGA-Based Accelerator for Swin Transformer
针对Swin Transformer非线性计算给FPGA加速带来的挑战，提出用BN替换LN、近似计算Softmax与GELU、设计高效矩阵乘法单元的加速器，实现了优于CPU与GPU的加速性能与能效，是当前最快的同类型FPGA加速器。
2023-08-26 cs.AR
A Full-Stack Search Technique for Domain Optimized Deep Learning Accelerators
Google Brain（谷歌大脑）；Google（谷歌）；Stanford University（斯坦福大学）
快速变化的深度学习环境为构建针对特定企业级工作负载优化的推理加速器提供了独特的机会。我们提出了全栈加速器搜索技术（FAST），这是一个硬件加速器搜索框架，它定义了一个广泛的优化环境，涵盖硬件-软件堆栈中的关键设计决策，包括硬件数据路径，软件调度和编译器通道，如操作融合和张量填充。在本文中，我们分析了最先进的视觉和自然语言处理（NLP）模型中的瓶颈，包括EfficientNet和BERT，并使用FAST设计能够解决这些瓶颈的加速器。与TPU-v3相比，针对单一工作负载优化的FAST生成的加速器在所有基准测试中将Perf/TDP平均提高了3.7倍。与TPU-v3相比，FAST生成的加速器针对服务一系列工作负载进行了优化，平均将Perf/TDP提高了2.4倍。我们的投资回报分析表明，FAST生成的加速器可能适用于中等规模的数据中心部署。
2022-02-01 cs.AR cs.LG cs.PF
KAPLA: Pragmatic Representation and Fast Solving of Scalable NN Accelerator Dataflow
Tsinghua University（清华大学）
针对可扩展NN加速器数据流表示与求解的复杂性，提出实用张量中心指令表示法，并构建快速求解器KAPLA，通过解耦层间剪枝与自底向上成本递降法求解层内方案，在极低能耗开销下实现远超基线的搜索速度与优化效果。
2023-06-09 cs.AI cs.AR cs.LG
STOMP: A Tool for Evaluation of Scheduling Policies in Heterogeneous Multi-Processors
近年来，异构芯片多处理器的激增达到了前所未有的水平。传统的同构平台在实现高性能超低功耗计算方面表现出了根本的局限性，特别是在具有实时执行期限或关键性约束的应用领域。通过将正确的通用核心和硬件加速器组合在一起，以及适当的芯片互连和存储器技术，异构芯片多处理器已成为一种有效的高性能和低功耗计算替代方案。异构架构的挑战之一涉及跨芯片中的各种选项的应用任务（进程、线程）的高效调度。因此，关键是要提供工具，使早期的原型和评估的新的调度策略的异构平台。在本文中，我们提出了STOMP（调度技术优化在异构多处理器），一个模拟器的快速实施和评估的任务调度策略在多核/多处理器系统中的一个方便的接口，以简单的方式“插入”新的调度策略。STOMP的彻底验证表现出较小的相对误差相比，在稳态分析过程中的封闭形式的等效模型。
2020-07-28 cs.AR cs.DC
DeepStack: Facilitating Co-Design Exploration of 3D DRAM-Stacked Accelerators for Distributed LLM Inference
Imperial College London（帝国理工学院）；Peking University（北京大学）；Tile-AI
DeepStack通过高效模型和工具实现分布式3D堆叠AI系统的早期设计空间探索，利用双阶段网络抽象和计算通信重叠技术，提升性能模拟效率，并揭示批量大小对架构设计的根本影响。
2026-09-14 cs.AR cs.DC
VEDA: Efficient LLM Generation Through Voting-based KV Cache Eviction and Dataflow-flexible Accelerator
本文提出VEDA加速器，通过基于投票的KV缓存淘汰算法、灵活乘积数据流与可重构PE阵列及元素串行调度，实现边缘设备上LLM高效推理，将硬件复杂度从O(N)降至O(1)。
2025-07-01 cs.AR
Lupulus: A Flexible Hardware Accelerator for Neural Networks
Eindhoven University of Technology（埃因霍温理工大学）
神经网络对于广泛的应用来说已经变得不可或缺，但它们具有高计算和存储要求，需要从网络的算法描述到硬件实现进行优化。此外，机器学习的高创新率使得硬件实现提供高水平的可编程性以支持神经网络的当前和未来需求变得非常重要。在这项工作中，我们提出了一个灵活的硬件加速神经网络，称为Lupulus，支持各种方法调度和映射到加速器的操作。Lupulus是在28 nm FD-SOI技术中实现的，并展示了380 GOPS/GHz的峰值性能，AlexNet和VGG-16卷积层的延迟分别为21.4ms和183.6ms。
2020-05-03 cs.AR cs.CV eess.SP
All-rounder: A Flexible AI Accelerator with Diverse Data Format Support and Morphable Structure for Multi-DNN Processing
本文提出All-rounder加速器，采用支持多种位宽整数和浮点的all-in-one乘法器及可分区融合的MAC阵列，相比基线面积减小1.49倍，在多种AI基准上性能与能效优于三种对比加速器。
2025-02-28 cs.AR
MATCHA: Efficient Deployment of Deep Neural Networks on Multi-Accelerator Heterogeneous Edge SoCs
University of Catania（卡塔尼亚大学）；Politecnico di Torino（都灵理工大学）；ETH Zurich（苏黎世联邦理工学院）；University of Bologna（博洛尼亚大学）
MATCHA是一个统一的DNN部署框架，通过约束编程优化内存分配和调度，提升异构加速器的并发性和利用率，在MLPerf Tiny基准测试中提升了35%的加速器利用率和减少了推理延迟。
2026-04-10 cs.AR cs.DC cs.LG
Algorithms and Hardware for Efficient Processing of Logic-based Neural Networks
本文提出一种将基于固定功能组合逻辑的神经网络编译映射到逻辑处理器的优化方法，结合图划分与调度算法，在VGG16上实现比XNOR加速器高25倍的推理吞吐量。
2023-04-13 cs.AR
Row-wise Accelerator for Vision Transformer
National Yang Ming Chiao Tung University（阳明交通大学）；Institute of Electronics, National Yang Ming Chiao Tung University（阳明交通大学电子研究所）
随着自然语言处理的成功，用于视觉应用的Transformer由于其优异的性能近年来引起了人们的极大关注。然而，现有的用于视觉的深度学习硬件加速器由于显著的模型架构差异而不能有效地执行该结构。因此，本文提出了一种基于行式调度的视觉Transformer硬件加速器，将视觉Transformer中的主要操作分解为单个点积原语，以实现统一高效的执行。此外，通过共享列中的权重，我们可以重用数据并减少内存的使用。采用台积电40nm CMOS工艺实现，在600MHz时钟频率下，仅需262K门数和149KB SRAM缓冲器即可实现403.2 GOPS吞吐量。
2022-05-09 cs.AR cs.CV cs.LG
HEMERA: A Heterogeneous Memory-Centric Accelerator with Recursive Dataflow for Edge-Constrained State-Space-Duality Models Inference
Peking University（北京大学）；Unigroup Guoxin Microelectronics Co., Ltd.（紫光国芯微电子有限公司）；Yangtze Memory Technologies Co., Ltd.（长江存储科技有限责任公司）；Beijing Advanced Innovation Center for Integrated Circuits（北京集成电路创新中心）
针对结构化状态空间模型推理中SSD存在系统级开销的问题，本文提出异构内存中心加速器HEMERA，将SSD计算重新表述为流递归数据流以避免二次中间存储，在不同规模Mamba - 2模型上加速效果显著，展示了边缘约束下高效部署的潜力。
2026-07-27 cs.AR
Pattern-Guided Design Space Exploration for FPGA Accelerator Design
University of Illinois Urbana-Champaign（伊利诺伊大学厄巴纳-香槟分校）；Columbia University（哥伦比亚大学）
研究针对FPGA加速器设计中因调度决策产生的组合设计空间问题，提出PATTERNDSE框架，将重复计算模式映射到调度空间，经多步骤评估候选调度，在六个内核上验证其能大幅减少候选者数量且保持最佳延迟，提升设计效率。
2026-07-17 cs.AR
Edge Physical AI Deployment of Vision Transformers on Heterogeneous Edge GPU Targeting Autonomous Vehicles
Jetson-aware embedded deep learning inference（Jetson-aware嵌入式深度学习推理）
研究针对自动驾驶车辆在异构边缘GPU上部署视觉Transformer的问题，提出硬件感知的H-FraDS方法，通过固定调度比率路由帧，适配组件，结合OFA，实现高效推理，提升了帧率、吞吐量并满足实时操作要求。
2026-07-14 cs.AI cs.AR
HIR: An MLIR-based Intermediate Representation for Hardware Accelerator Description
边缘设备上机器学习、图像和音频处理的出现推动了对高能效定制硬件加速器的研究。虽然FPGA是节能自定义加速器的理想目标，但硬件设计的难度以及缺乏与供应商无关的标准化硬件编译基础设施阻碍了它们的采用。本文介绍了HIR，一个基于MLIR的中间表示（IR）来描述硬件加速器的设计。HIR将诸如循环和多维张量的高级语言特征与程序员定义的显式调度相结合，以提供适合于DSL编译器流水线的高级IR，而不损害对加速器的微架构的控制。HIR的显式调度允许它表达细粒度、无同步的并行性和优化，如重定时和流水线。作为MLIR的一种方言，它借鉴了从LLVM等社区学到的最佳IR实践。在提供丰富的优化机会和高级抽象的同时，HIR还支持与软件编译器基础设施共享优化、实用程序和传递。我们的实现表明，在一系列内核上，HIR代码生成器的代码生成时间平均比Xilinx Vivado HLS低1112倍，而不会影响生成硬件的质量。我们相信，这些都是重要的一步，在设计IR的硬件合成和装备领域特定的语言与生产力和执行编译路径自定义硬件加速。
2021-02-27 cs.AR cs.PL
Optimizing Temporal Convolutional Network inference on FPGA-based accelerators
卷积神经网络广泛应用于各种应用中，通常包括图像和视频分类、识别和分割等计算机视觉任务。最近的研究结果表明，涉及一维卷积和膨胀的多层（深度）网络可以有效地用于时间序列和序列分类和分割，以及涉及序列建模的任务。这些结构通常被称为时间卷积网络（TCN），已被证明在准确性和训练时间方面始终优于递归神经网络[1]。虽然基于FPGA的经典CNN推理加速器很普遍，但文献缺乏对TCN模型推理可用性的定量评估。在本文中，我们提出了这样的评估，考虑到CNN加速器的特定功能，支持TCN内核作为参考和一组最先进的TCN作为基准。实验结果表明，在TCN执行过程中，操作强度对整体性能至关重要。我们提出了一种基于批处理的卷积调度，可以将效率提高到理论峰值性能的96%。总体而言，我们可以在Ultrascale+ ZU 3EG上实现高达111.8 GOPS/s和33.9 GOPS/s/W的功率效率（相对于纯软件实现，加速高达10倍，功率效率提高3倍）。
2020-05-07 cs.AR eess.SP
HYDRA: Hybrid Data Multiplexing and Run-time Layer Configurable DNN Accelerator
Centre for Advanced Electronics, IIT Indore（印度理工学院印多尔分校先进电子中心）；Center for Development of Advanced Computing, Bengaluru（班加罗尔高级计算发展中心）；NSDCS Research Group, Department of Electrical Engineering, IIT Indore（印度理工学院印多尔分校电气工程系NSDCS研究组）
本文提出HYDRA加速器，通过层多路复用和运行时配置减少边缘设备的功耗和资源消耗，提升DNN计算效率。
2024-09-08 cs.AI cs.AR cs.CV
Exploring Quantization and Mapping Synergy in Hardware-Aware Deep Neural Network Accelerators
Brno University of Technology（布拉格技术大学）
本文通过扩展Timeloop支持混合量化并提出多目标优化算法，联合优化CNN各层的位宽与映射，在MobileNetV1/V2和Eyeriss/Simba上实现最高37%能耗节省且精度不降。
2025-02-25 cs.AR cs.LG
Unifying Static and Dynamic Intermediate Languages for Accelerator Generators
Piezo通过单一中间语言统一加速器设计中的静态与动态控制，实现优化并支持从动态到静态的转换，作为Calyx扩展验证其有效性。
2023-12-26 cs.AR cs.PL
Hardware-Friendly Randomization: Enabling Random-Access and Minimal Wiring in FHE Accelerators with Low Total Cost
Chain Reaction, Ltd.（链反应有限公司）
该研究提出了一种低总成本的硬件友好的随机化方案，通过减少通信开销和布线需求，实现FHE加速器中的高效随机访问和低功耗。
2026-02-23 cs.AR cs.CR
Expert Streaming: Accelerating Low-Batch MoE Inference via Multi-chiplet Architecture and Dynamic Expert Trajectory Scheduling
AI Chip Center for Emerging Smart Systems（新兴智能系统芯片中心）；The Hong Kong University of Science and Technology（香港科技大学）；Shanghai UniVista Industrial Software Group Co., Ltd.（上海华大九天工业软件集团有限公司）
本文提出FSE-DP架构，通过多芯片组上的细粒度专家流调度，解决低批次MoE推理中的内存限制和负载不均问题，实现性能提升和内存节省。
2026-03-29 cs.AI cs.AR
CLSA-CIM: A Cross-Layer Scheduling Approach for Computing-in-Memory Architectures
RWTH Aachen University（亚琛工业大学）
本文提出面向分块存内计算架构的跨层调度算法CLSA-CIM，通过提高CIM核心利用率，相比现有最优方法实现最高29.2倍加速。
2024-01-17 cs.AR cs.ET cs.LG
Workload-Aware Hardware Accelerator Mining for Distributed Deep Learning Training
提出一种基于启发式和关键路径的硬件加速器架构搜索技术，首次解决分布式张量与流水线并行场景，相比Spotlight搜索快31倍且吞吐量提升12倍，并比TPU架构提升12%。
2024-04-23 cs.AR cs.DC
HAPM -- Hardware Aware Pruning Method for CNN hardware accelerators in resource constrained devices
Universidad Tecnológica Nacional（阿根廷技术大学）
本文提出一种面向FPGA的通用CNN硬件架构及硬件感知剪枝方法HAPM，通过动态利用剪枝导致的稀疏性，在资源受限设备上实现低能耗与可接受推理时间的平衡，推理时间较标准剪枝提升45%。
2024-08-26 cs.AI cs.AR
